JPS6062830A - 複数台並列運転インバ−タの同期制御装置 - Google Patents
複数台並列運転インバ−タの同期制御装置Info
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- JPS6062830A JPS6062830A JP58169247A JP16924783A JPS6062830A JP S6062830 A JPS6062830 A JP S6062830A JP 58169247 A JP58169247 A JP 58169247A JP 16924783 A JP16924783 A JP 16924783A JP S6062830 A JPS6062830 A JP S6062830A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数台インバータの並列同期運転をするため
の同期制御装置に関する。
の同期制御装置に関する。
インバータを用いる無停電電源では、システムとしての
信頼性を向上させる目的で、複数台のインバータの並列
運転システムとすることが多い。
信頼性を向上させる目的で、複数台のインバータの並列
運転システムとすることが多い。
このようなシステムにおいては、起動時あるいは運転中
のいずれの場合（二も各インバータの出力位相が一致し
ているととが必要でおる。
のいずれの場合（二も各インバータの出力位相が一致し
ているととが必要でおる。
第１図は従来の複数台並列運転インバータの同期側＃装
置を示したものでちる。第１図で、ｌは各インバータ共
通の基準発振器である。基準発振器ｌは、発掘器１１、
基準発振器ｌの出力パルス列（二重量させる広い幅の同
期パルスを発生する同ルｊパルス発生回路１２．オア回
路１３で構成される。次（二１０ 、２０ 、・・・Ｍ
Ｏは図示しないインバータ１号器。
置を示したものでちる。第１図で、ｌは各インバータ共
通の基準発振器である。基準発振器ｌは、発掘器１１、
基準発振器ｌの出力パルス列（二重量させる広い幅の同
期パルスを発生する同ルｊパルス発生回路１２．オア回
路１３で構成される。次（二１０ 、２０ 、・・・Ｍ
Ｏは図示しないインバータ１号器。
２号器、・・・Ｍ号器の各々のゲート制御回路を示した
もので、各ゲート制御回路の内部構成は全て同じなので
、１号器のゲート制御回路１ｏについて説明する。１０
１は基準発振器ｌの出力パルス列に含まれる広い幅の同
期パルスを検出するパルス幅検出回路、１０２はパルス
幅検出回路１０１の出力（二応動して起動時および運転
中の位相合せ信号を発生する位相合せ回路、１０３は位
相合せ回路１０２の出力をリセット人力几にリセット指
令として加えられ、基準発振器１の出力をクロック入力
とじてインバータゲート信号を発生するＮ進すングカウ
ンタ（Ｎはインバータの方式、相数によって異なる）で
ある。
もので、各ゲート制御回路の内部構成は全て同じなので
、１号器のゲート制御回路１ｏについて説明する。１０
１は基準発振器ｌの出力パルス列に含まれる広い幅の同
期パルスを検出するパルス幅検出回路、１０２はパルス
幅検出回路１０１の出力（二応動して起動時および運転
中の位相合せ信号を発生する位相合せ回路、１０３は位
相合せ回路１０２の出力をリセット人力几にリセット指
令として加えられ、基準発振器１の出力をクロック入力
とじてインバータゲート信号を発生するＮ進すングカウ
ンタ（Ｎはインバータの方式、相数によって異なる）で
ある。
第１図の位相合せ回路１０２は、例えば、第２図Ｃ二示
されるよう（＝、パルス幅検出回路１０１の出方と起動
指令の論理積をとるアンド回路１０２Ａ、アンド回路１
０２ Ａの出力をセット入力、停止指令をリセット入力
とするフリップ・フロップ１０２８％パルス幅検出回路
１０１の出力をノット回路１０２ Ｃで反転した信号と
フリップ・フロップ１０２ Ｂの出力との論理積をとる
アンド回路１０２Ｄ、フリップ・フロップ１０２ Ｂの
反転出力とアンド回路１０２Ｄの出力との論理和をとる
オア回路１０２ Ｅで構成される。第３図は、リングカ
ウンタ１０３の段数Ｎが６の場合の第１図装置の動作を
示すタイムチャートである。
されるよう（＝、パルス幅検出回路１０１の出方と起動
指令の論理積をとるアンド回路１０２Ａ、アンド回路１
０２ Ａの出力をセット入力、停止指令をリセット入力
とするフリップ・フロップ１０２８％パルス幅検出回路
１０１の出力をノット回路１０２ Ｃで反転した信号と
フリップ・フロップ１０２ Ｂの出力との論理積をとる
アンド回路１０２Ｄ、フリップ・フロップ１０２ Ｂの
反転出力とアンド回路１０２Ｄの出力との論理和をとる
オア回路１０２ Ｅで構成される。第３図は、リングカ
ウンタ１０３の段数Ｎが６の場合の第１図装置の動作を
示すタイムチャートである。
第１図の装置の動作は実公昭５６−１１５９５で示され
ているが、起動時（二おいてはリングカウンタ１０３は
基準発振器ｌの出力パルス列（二含まれる同期パルスの
次のパルスから、基準パルスのカウントを開始し、運転
中は毎サイクルあるいは数サイクル毎（二同期パルスが
発生するタイミングで、リングカウンタ１０３をリセッ
トすること（二より、起動時あるいは運転中のインバー
タの出力位相が同期パルスに対して常に決まった位相に
なるよう（二制御している。したがって、２号器以下他
の各号器ζ二ついても全く同じであり、各インバータは
基準発振器ｌの出力パルス列に含まれる同期パルスに同
期して運転され、各インバータの出方位相は一致する。
ているが、起動時（二おいてはリングカウンタ１０３は
基準発振器ｌの出力パルス列（二含まれる同期パルスの
次のパルスから、基準パルスのカウントを開始し、運転
中は毎サイクルあるいは数サイクル毎（二同期パルスが
発生するタイミングで、リングカウンタ１０３をリセッ
トすること（二より、起動時あるいは運転中のインバー
タの出力位相が同期パルスに対して常に決まった位相に
なるよう（二制御している。したがって、２号器以下他
の各号器ζ二ついても全く同じであり、各インバータは
基準発振器ｌの出力パルス列に含まれる同期パルスに同
期して運転され、各インバータの出方位相は一致する。
しかるに、第１図の如き同期制御装置においては、基準
発振器１の出力と各インバータのゲート制御回路とを結
ぶ制御ケーブル上にノイズ等の誤信号が印加された場合
、ノイズの波形あるいけタイミングによっては第３図の
破線（二示すように、広い幅の同期パルスとして検出さ
れてしまう可能性がある。特に並列運転台数が多くなる
と、基準発振器と各インバータのゲー）ｉ１ｊ１回路と
の距離が増すので、制御ケーブル上へ重畳するノイズが
問題となる。このような誤信号が同期パルスとして検出
された場合、リングカウンタ１０３は不整なタイミング
でリセットされ、インバータの出力電圧および位相は大
幅（＝急変し、図示されない負荷に悪影響を及ぼしたり
、通常インバータの出力Ｃ二接続されるトランスあるい
は波形改善用の交流フィルタの直流偏磁あるいは過渡現
象を引起したり。
発振器１の出力と各インバータのゲート制御回路とを結
ぶ制御ケーブル上にノイズ等の誤信号が印加された場合
、ノイズの波形あるいけタイミングによっては第３図の
破線（二示すように、広い幅の同期パルスとして検出さ
れてしまう可能性がある。特に並列運転台数が多くなる
と、基準発振器と各インバータのゲー）ｉ１ｊ１回路と
の距離が増すので、制御ケーブル上へ重畳するノイズが
問題となる。このような誤信号が同期パルスとして検出
された場合、リングカウンタ１０３は不整なタイミング
でリセットされ、インバータの出力電圧および位相は大
幅（＝急変し、図示されない負荷に悪影響を及ぼしたり
、通常インバータの出力Ｃ二接続されるトランスあるい
は波形改善用の交流フィルタの直流偏磁あるいは過渡現
象を引起したり。
インバータのゲート信号が不整々タイミングで変化する
ととＣ：より、最悪インバータは転流失敗によるトリッ
プ停止となる。
ととＣ：より、最悪インバータは転流失敗によるトリッ
プ停止となる。
本発明の目的は前述の点（二鑑みなされたもので。
共通の基準発振器の出力パルスを基準信号として動作す
る複数台並列運転インバータの同期制御装置菖二おいて
、基準発振器と各インバータの制御装置とを結ぶ制御ケ
ーブルＣ；重畳するノイズ等の影響を受けて、インバー
タの出力に大幅な急変を引起したり、インバータがトリ
ップ停止したりすることのない安定でかつ信頼性の高い
複数台並列運転インバータの同期制御装置を提供するこ
と響二あるＯ 〔発明の概要〕 本発明はこの目的を達成するため（−１基準発振器の出
力パルス（二は各インバータの出力位相を合せるための
同期パルスは重畳させず、各インバータの出力を結合し
ている共通母線の電圧位相（二基づいて、各インバータ
の起動および運転中の位相合せ信号を発生するよう（二
したものである。
る複数台並列運転インバータの同期制御装置菖二おいて
、基準発振器と各インバータの制御装置とを結ぶ制御ケ
ーブルＣ；重畳するノイズ等の影響を受けて、インバー
タの出力に大幅な急変を引起したり、インバータがトリ
ップ停止したりすることのない安定でかつ信頼性の高い
複数台並列運転インバータの同期制御装置を提供するこ
と響二あるＯ 〔発明の概要〕 本発明はこの目的を達成するため（−１基準発振器の出
力パルス（二は各インバータの出力位相を合せるための
同期パルスは重畳させず、各インバータの出力を結合し
ている共通母線の電圧位相（二基づいて、各インバータ
の起動および運転中の位相合せ信号を発生するよう（二
したものである。
以下、本発明の実施例を第４図を参照して説明する。第
４図において、４１は共通発振器であるが、その構成は
第１図の基準発振器１のような、出力パルス列に広い幅
の同期パルスを重畳させる回路は金談ず、所謂率なる発
振器である。１４ 、２４ 、・・・Ｍ４はインバータ
、１５ 、２５ 、・・・Ｍ５は各インバータ出力を正
弦波６二整形するための交流フィルタ、１６ 、２６
、・・・Ｍ６は各インバータの並列運転の投入、解列な
行なうためのしゃ断器、４２は各インバータの出力を結
合する共通母線である。なお、各インバータのゲート制
御回路１０ 、２０ 、・・・ＭＯの内部構成は全て同
じであり、１４１は共通母線４２の電圧位相を検出する
位相検出回路、１４２は位相検出回路１４１の出力信号
に応動して各インバータの起動時および運転中の位相合
せ信号を発生する位相合せ回路、１４３は位相合せ回路
１４２の出力で初期化（リセット）され、基準発振器４
１の出力をクロックパルスとしてインバータゲート信号
を発生するＮ進すングカウンタ（第１図の１０３と同等
の機能であるが、クロックパルスの立下りで動作）であ
る。
４図において、４１は共通発振器であるが、その構成は
第１図の基準発振器１のような、出力パルス列に広い幅
の同期パルスを重畳させる回路は金談ず、所謂率なる発
振器である。１４ 、２４ 、・・・Ｍ４はインバータ
、１５ 、２５ 、・・・Ｍ５は各インバータ出力を正
弦波６二整形するための交流フィルタ、１６ 、２６
、・・・Ｍ６は各インバータの並列運転の投入、解列な
行なうためのしゃ断器、４２は各インバータの出力を結
合する共通母線である。なお、各インバータのゲート制
御回路１０ 、２０ 、・・・ＭＯの内部構成は全て同
じであり、１４１は共通母線４２の電圧位相を検出する
位相検出回路、１４２は位相検出回路１４１の出力信号
に応動して各インバータの起動時および運転中の位相合
せ信号を発生する位相合せ回路、１４３は位相合せ回路
１４２の出力で初期化（リセット）され、基準発振器４
１の出力をクロックパルスとしてインバータゲート信号
を発生するＮ進すングカウンタ（第１図の１０３と同等
の機能であるが、クロックパルスの立下りで動作）であ
る。
前記位相合せ回路１４２の具体列は第５図（＝示される
。すなわち１位相検出回路１４１の出力をリセット入力
として基準発振器４１の出力パルスをカウントするカウ
ンタ１４２Ａ、カウンタ１４”２ＡのＰ番目の出力なト
リガ入力とする単安定マルチバイブレータ１４２Ｂ、単
安定マルチバイブレータ１４２ Ｂの出力と起動指令と
の論理積をとるアンド回路１４２ Ｃ、アンド回路１４
２ Ｃの出力をセット人力、停止指令をリセット入力と
するフリップ・フロップ１４２Ｄ、単安定マルチバイブ
レータ１４２ Ｂの出力とフリップ・フロップ１４２
Ｄの出力との論理積をとるアンド回路１４２１ｉｉ、ア
ンド回路１４２Ｂの出力とフリップ・フロップ１４２
Ｄの反転出力との論理和をとるオア回路１４２ Ｆで構
成される。なお。
。すなわち１位相検出回路１４１の出力をリセット入力
として基準発振器４１の出力パルスをカウントするカウ
ンタ１４２Ａ、カウンタ１４”２ＡのＰ番目の出力なト
リガ入力とする単安定マルチバイブレータ１４２Ｂ、単
安定マルチバイブレータ１４２ Ｂの出力と起動指令と
の論理積をとるアンド回路１４２ Ｃ、アンド回路１４
２ Ｃの出力をセット人力、停止指令をリセット入力と
するフリップ・フロップ１４２Ｄ、単安定マルチバイブ
レータ１４２ Ｂの出力とフリップ・フロップ１４２
Ｄの出力との論理積をとるアンド回路１４２１ｉｉ、ア
ンド回路１４２Ｂの出力とフリップ・フロップ１４２
Ｄの反転出力との論理和をとるオア回路１４２ Ｆで構
成される。なお。
カウンタ１４２Ａ１ｍおいて、Ｐ＝Ｎ／２となるようＣ
：構成されている。
：構成されている。
次（＝前述の如く構成された同期制御装置の動作を説明
する。第６図は第４図の同期制御装置の動作を示すタイ
ムチャート（リングカウンタ１４３の段数Ｎが６の場合
Ｃ二ついて示している）である。
する。第６図は第４図の同期制御装置の動作を示すタイ
ムチャート（リングカウンタ１４３の段数Ｎが６の場合
Ｃ二ついて示している）である。
先ず起動時の動作（二ついて説明する。最初に起動する
装置１−１Ｍ号器とすると１Ｍ号器は任意のタイミング
で起動される（起動前は共通母線４２には電圧が現われ
ていないので、位相検出回路Ｍ４１は動作せず、フリッ
プ・フロップＭ４２Ｄは任意のタイミングでセットされ
ること（＝なる）。その後、Ｍ号器のしゃ断器Ｍ６を投
入すると、共通母線４２には、交流フィルタＭ５（二よ
り整形された正弦波電圧が現われる（第６図（Ｂ））。
装置１−１Ｍ号器とすると１Ｍ号器は任意のタイミング
で起動される（起動前は共通母線４２には電圧が現われ
ていないので、位相検出回路Ｍ４１は動作せず、フリッ
プ・フロップＭ４２Ｄは任意のタイミングでセットされ
ること（＝なる）。その後、Ｍ号器のしゃ断器Ｍ６を投
入すると、共通母線４２には、交流フィルタＭ５（二よ
り整形された正弦波電圧が現われる（第６図（Ｂ））。
この共通母線４２（：現われる電圧の位相は、基準発振
器４１の出力をクロックパルスとして動作するＭ号器の
Ｎ進すングカウンタＭ４３によって決まるので、第６図
のよう；二基単発振器４１の出力域：同期した波形とな
る。この状態で１号器を起動する場合の動作を説明する
と、位相検出回路１４１は共通母線４２の電圧が正から
負に変化するタイミングｔ、で検出信号を発生しく第６
図（Ｃ） ） 、位相合せ回路１４２は、位相検出回路
１４１の出力（二応動し、共通発振器ｌの出力パルスを
Ｐ回（Ｎ＝６とすると、Ｐ＝３）カウント（立１４３の
リセット指令を解除しく第６図（Ｄ））、Ｎ進すングカ
ウンタ１４３は時刻ｔ３より動作を開始しく第６図（Ｅ
ｌ）、Ｍ号器は起動される。時刻ｔ、は、基準発振器４
１の出力パルスの立下りのタイミングと一致しており、
１号器のインバータ１４は、共通母線４２の電圧と同じ
位相となるよう（二起動されることになる。その後、し
ゃ断器１６を投入すれば、Ｍ号器と１号器は並列運転と
なる。
器４１の出力をクロックパルスとして動作するＭ号器の
Ｎ進すングカウンタＭ４３によって決まるので、第６図
のよう；二基単発振器４１の出力域：同期した波形とな
る。この状態で１号器を起動する場合の動作を説明する
と、位相検出回路１４１は共通母線４２の電圧が正から
負に変化するタイミングｔ、で検出信号を発生しく第６
図（Ｃ） ） 、位相合せ回路１４２は、位相検出回路
１４１の出力（二応動し、共通発振器ｌの出力パルスを
Ｐ回（Ｎ＝６とすると、Ｐ＝３）カウント（立１４３の
リセット指令を解除しく第６図（Ｄ））、Ｎ進すングカ
ウンタ１４３は時刻ｔ３より動作を開始しく第６図（Ｅ
ｌ）、Ｍ号器は起動される。時刻ｔ、は、基準発振器４
１の出力パルスの立下りのタイミングと一致しており、
１号器のインバータ１４は、共通母線４２の電圧と同じ
位相となるよう（二起動されることになる。その後、し
ゃ断器１６を投入すれば、Ｍ号器と１号器は並列運転と
なる。
次ζ二、運転中の位相合せ動作について説明すると、位
相検出回路１４１は、毎サイクル共通母線４２の電圧が
正から負（二変化するタイミングで検出信号を発電し、
この検出信号（一応動し、位相合せ回路１４２は共通発
振器の出力パルスを２回カウント（立上りで動作）した
時点で、位相合せパルスをＮ進すングカウンタ１４３に
与える（第６図（Ｄ’））。
相検出回路１４１は、毎サイクル共通母線４２の電圧が
正から負（二変化するタイミングで検出信号を発電し、
この検出信号（一応動し、位相合せ回路１４２は共通発
振器の出力パルスを２回カウント（立上りで動作）した
時点で、位相合せパルスをＮ進すングカウンタ１４３に
与える（第６図（Ｄ’））。
Ｎ進すングカウンタ１４３はこの位相合せパルス（二よ
り初期化（リセット）されるが、前述の起動の場合と同
様（二基単発振器４１の出力パルスの立上りのタイミン
グ（時刻１． ）でリセットされ、立下りる（第６図（
Ｂ’） ）。すなわち、万一、Ｎ進すングカウンタ１４
３が、ノイズ等の誤信号Ｃ二よりミスカウントした場合
でも、上記動作（二より、インバータ１４の出力位相が
共通母線４２の電圧位相Ｃニ一致するように補正される
こと（−なる。
り初期化（リセット）されるが、前述の起動の場合と同
様（二基単発振器４１の出力パルスの立上りのタイミン
グ（時刻１． ）でリセットされ、立下りる（第６図（
Ｂ’） ）。すなわち、万一、Ｎ進すングカウンタ１４
３が、ノイズ等の誤信号Ｃ二よりミスカウントした場合
でも、上記動作（二より、インバータ１４の出力位相が
共通母線４２の電圧位相Ｃニ一致するように補正される
こと（−なる。
なお、共通母線４２に負荷が接続された場合、交流フィ
ルタの動作Ｃ二より、各インバータと共通母線４１の電
圧位相はずれること（二々す、例えば、先ｉ二起動した
Ｍ号器が既（二負荷運転をした場合、第６図（Ｉ３）の
破線の如く共通母線４２の電圧位相は遅れる。この場合
、位相検出回路１４１は第６図（Ｃ）の破線の如き検出
信号を発生するが、通常、基準発振器４１の出力パルス
の周期に比べ電圧位相のずれは短い（第４図の実施例で
は、Ｎ＝６で基準発振器４１の出力パルスの周期は電気
角で６０’ａｆｉ）ので、前述の動作と同様の動作によ
り、起動時および運転中の位相合せが行なわれる。
ルタの動作Ｃ二より、各インバータと共通母線４１の電
圧位相はずれること（二々す、例えば、先ｉ二起動した
Ｍ号器が既（二負荷運転をした場合、第６図（Ｉ３）の
破線の如く共通母線４２の電圧位相は遅れる。この場合
、位相検出回路１４１は第６図（Ｃ）の破線の如き検出
信号を発生するが、通常、基準発振器４１の出力パルス
の周期に比べ電圧位相のずれは短い（第４図の実施例で
は、Ｎ＝６で基準発振器４１の出力パルスの周期は電気
角で６０’ａｆｉ）ので、前述の動作と同様の動作によ
り、起動時および運転中の位相合せが行なわれる。
このようにシて、各インバータのゲート制御回路内のＮ
進すングカウンタの動作タイミングを共通母線の電圧位
相１：合せるようにすることにより、従来のように基準
発振器の出力に同期パルスを重畳させなくても、各イン
バータを同期制御することができる。共通母線に重畳す
るノイズのレベルとしては、主回路のレベルに対しては
低いので、所謂Ｓ／Ｎ比は高い。したがって、従来の制
御装置のように基準発振器と各インバータのゲート制御
回路とを結ぶ制御ケーブル上に重畳するノイズ等（二よ
り、インバータが誤動作してトリップ停止するというよ
うなことは極めて起りにくくなる。
進すングカウンタの動作タイミングを共通母線の電圧位
相１：合せるようにすることにより、従来のように基準
発振器の出力に同期パルスを重畳させなくても、各イン
バータを同期制御することができる。共通母線に重畳す
るノイズのレベルとしては、主回路のレベルに対しては
低いので、所謂Ｓ／Ｎ比は高い。したがって、従来の制
御装置のように基準発振器と各インバータのゲート制御
回路とを結ぶ制御ケーブル上に重畳するノイズ等（二よ
り、インバータが誤動作してトリップ停止するというよ
うなことは極めて起りにくくなる。
また、基準発振器の構成としては、その出力に同期パル
スを重畳させる必要はないので、単なるパルス列を発生
するための簡単な回路構成となり、基準発振器の信頼性
は、もとより並列運転システム全体の信頼性が向上する
。
スを重畳させる必要はないので、単なるパルス列を発生
するための簡単な回路構成となり、基準発振器の信頼性
は、もとより並列運転システム全体の信頼性が向上する
。
以上、本発明の実施例を述べたが、上記実施例では、位
相合せ回路１４２け、位相合せ信号を毎サイクルＮ進り
ングカウンタへ与えているが、数サイクル毎あるいは一
定時間毎に与えるようにしてもよい。
相合せ回路１４２け、位相合せ信号を毎サイクルＮ進り
ングカウンタへ与えているが、数サイクル毎あるいは一
定時間毎に与えるようにしてもよい。
また、上記実施例の説明Ｃ二おいては、基準発振器４１
は各インバータの制御回路鴫二含まれず単独で設置する
ような構成としているが、各インバータの制御回路内へ
発振器を設置して、そのうち任意の１台を選択して動作
させる待機冗長システムで構成してもよい。
は各インバータの制御回路鴫二含まれず単独で設置する
ような構成としているが、各インバータの制御回路内へ
発振器を設置して、そのうち任意の１台を選択して動作
させる待機冗長システムで構成してもよい。
以上の説明のように、本発明（二よれば、共通の基準発
振器の出力パルスを基準信号として各インバータの出力
位相を制御する複数台並列運転インバータの同期制御装
置（二おいて、基準発振器の出力パルス列に重量するノ
イズ等の影響を受けないととも（−基準発振器としては
簡単な構成とした安定でかつ信頼性の高い複数台並列運
転インバータの同期制御装置を提供することができる。
振器の出力パルスを基準信号として各インバータの出力
位相を制御する複数台並列運転インバータの同期制御装
置（二おいて、基準発振器の出力パルス列に重量するノ
イズ等の影響を受けないととも（−基準発振器としては
簡単な構成とした安定でかつ信頼性の高い複数台並列運
転インバータの同期制御装置を提供することができる。
第１図は従来の複数台並列運転インバータの同期制御装
置の一例を示すブロック図、第２図は第１図装置の位相
合せ回路の具体的構成例を示す回路図、第３図は第１図
装置の動作を示すタイムチャート、第４図は、複数台並
列運転インバータの主回路構成および本発明Ｃ二よる同
期制御装置の一実施例を示すブロック図、第５図は第４
図の実施例における位相合せ回路の具体的構成例を示す
回路図、第６図は第４図実施例の動作を示すタイムチャ
ートである。 ４１・・・基準発振器、 １４．２４〜Ｍ４・・・イン
バータ、−０１・・・位相検出回路、１４２・・・位相
合せ回路、１４３・・・Ｎ進すングカウンタ。 （７３１７）代理人弁理士 則近憲佑（ほか１名）第１
図 ／／′） 第２図 第３図 リンフ゛カウン７１０３ ’ ０°偽）ヵヵー「了コー−一−−！−
置の一例を示すブロック図、第２図は第１図装置の位相
合せ回路の具体的構成例を示す回路図、第３図は第１図
装置の動作を示すタイムチャート、第４図は、複数台並
列運転インバータの主回路構成および本発明Ｃ二よる同
期制御装置の一実施例を示すブロック図、第５図は第４
図の実施例における位相合せ回路の具体的構成例を示す
回路図、第６図は第４図実施例の動作を示すタイムチャ
ートである。 ４１・・・基準発振器、 １４．２４〜Ｍ４・・・イン
バータ、−０１・・・位相検出回路、１４２・・・位相
合せ回路、１４３・・・Ｎ進すングカウンタ。 （７３１７）代理人弁理士 則近憲佑（ほか１名）第１
図 ／／′） 第２図 第３図 リンフ゛カウン７１０３ ’ ０°偽）ヵヵー「了コー−一−−！−
Claims (2)
- （１） 共通の基準発振器の出力パルスを基準信号とし
て、各インバータの出力位相を制御する複数台並列運転
インバータの同期制御装置１：おいて。 各インバータの出力を結合する共通母線の電圧位相を検
出する位相検出回路と、該位相検出回路の出力信号≦；
応動して前記インバータの起動時および運転中の位相合
せ信号を発生する位相合せ回路と、該位相合せ回路の出
力信号で初期化され前記基準発振器の出力パルスをクロ
ックパルスとして動作するＮ進すングカウンタで構成さ
れる複数台並列運転インバータの同期制御装置。 - （２） 前記位相合せ回路は、前記位相検出回路の出力
信号により、前記基準発振器の出力パルスのカウントを
開始するカウンタと、該カウンタの２番目のカウント出
力をセット入力、停止指令なリセット入力とするフリッ
プ・フロップで構成し、Ｐ＝Ｎ／２となるようＣ二した
特許請求の範囲第１項記載の複数台並列運転インバータ
の同期制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169247A JPS6062830A (ja) | 1983-09-16 | 1983-09-16 | 複数台並列運転インバ−タの同期制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169247A JPS6062830A (ja) | 1983-09-16 | 1983-09-16 | 複数台並列運転インバ−タの同期制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6062830A true JPS6062830A (ja) | 1985-04-11 |
| JPH053210B2 JPH053210B2 (ja) | 1993-01-14 |
Family
ID=15882967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169247A Granted JPS6062830A (ja) | 1983-09-16 | 1983-09-16 | 複数台並列運転インバ−タの同期制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015100009A (ja) * | 2013-11-19 | 2015-05-28 | 株式会社東芝 | 位相推定装置、信号生成装置、同期システム及び信号処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383019A (en) * | 1976-12-28 | 1978-07-22 | Meidensha Electric Mfg Co Ltd | Load selector circuit for plurality of inverters |
| JPS555023A (en) * | 1978-06-23 | 1980-01-14 | Fuji Electric Co Ltd | Synchronous operation control circuit |
-
1983
- 1983-09-16 JP JP58169247A patent/JPS6062830A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383019A (en) * | 1976-12-28 | 1978-07-22 | Meidensha Electric Mfg Co Ltd | Load selector circuit for plurality of inverters |
| JPS555023A (en) * | 1978-06-23 | 1980-01-14 | Fuji Electric Co Ltd | Synchronous operation control circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015100009A (ja) * | 2013-11-19 | 2015-05-28 | 株式会社東芝 | 位相推定装置、信号生成装置、同期システム及び信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053210B2 (ja) | 1993-01-14 |
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