JPS5951544A - 誘電体分離半導体集積回路装置の製造方法 - Google Patents
誘電体分離半導体集積回路装置の製造方法Info
- Publication number
- JPS5951544A JPS5951544A JP57162730A JP16273082A JPS5951544A JP S5951544 A JPS5951544 A JP S5951544A JP 57162730 A JP57162730 A JP 57162730A JP 16273082 A JP16273082 A JP 16273082A JP S5951544 A JPS5951544 A JP S5951544A
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- JP
- Japan
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- film
- silicon nitride
- silicon
- dielectric material
- nitride film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誘電体分離半導体集積回路装置の製造方法の係
るもので、特に二酸化シリコンのＲｊｌ電休月体によっ
て絶縁外＾１＃された単結晶シリコンの島に素子を形成
する誘電体分離半導体集積回路装置の製造方法に関する
ものである。
るもので、特に二酸化シリコンのＲｊｌ電休月体によっ
て絶縁外＾１＃された単結晶シリコンの島に素子を形成
する誘電体分離半導体集積回路装置の製造方法に関する
ものである。
半へ！ｉ鉢体４ｊ積回路装置における素子の分離方法と
しては古くからＰＮ接合分ｖｒ＋Ｅが用いられている。
しては古くからＰＮ接合分ｖｒ＋Ｅが用いられている。
しかし、種々の特性の面で優′れている誘電体絶縁分離
技術が注目され、その利用について検討が重ねられてい
る。
技術が注目され、その利用について検討が重ねられてい
る。
この誘電体絶縁分離にもいくつかのタイプがあるが、最
も一般的なものは単結晶シリコンの島の側面と底面を二
酸化シリコンの誘電体１１＜キが覆い、この誘電体膜の
周囲は多結晶シリコン層が形成され、この多結晶シリコ
ンによって単結晶シリコンの島が支持される構造となっ
ている。
も一般的なものは単結晶シリコンの島の側面と底面を二
酸化シリコンの誘電体１１＜キが覆い、この誘電体膜の
周囲は多結晶シリコン層が形成され、この多結晶シリコ
ンによって単結晶シリコンの島が支持される構造となっ
ている。
上記のような誘電体絶縁外６１Ｆ基板ｔよ、シリコン結
晶面の異方性を利用してエツチングによりＶ字形の溝を
形ｌＪ■シ、その表面を酸化して酸化ルー＼を形成し、
更にその上にシリコンを堆積させて多結晶シリコンを成
長させて形成する。単絣晶シリコンを裏面から酸化膜が
露出するまで研磨することによって基板が完成する。
晶面の異方性を利用してエツチングによりＶ字形の溝を
形ｌＪ■シ、その表面を酸化して酸化ルー＼を形成し、
更にその上にシリコンを堆積させて多結晶シリコンを成
長させて形成する。単絣晶シリコンを裏面から酸化膜が
露出するまで研磨することによって基板が完成する。
第１図れ［、上記のようにして製造された誘電体分Ｉｌ
ｌ集積回路用）１１板の一例の正面断面図である。
ｌ集積回路用）１１板の一例の正面断面図である。
単結晶シリコン１０が、二酸化シリコンの誘電体膜１１
によって絶縁外＊１４され、多結晶シリコン１２によっ
て支持されている。この場合、二酸化シリコンの誘電体
膜１１は三層となってお抄、各々の層の間には多結晶シ
リコン層が存在する。これは、基板の容置を減少したり
するためにとられる措造である。ここで、二酸化シリコ
ンの誘電体ｉ１１は基板表面（／ｉ：露出しており、素
子を単結晶の島に形成する際に、特に、酸化膜の形成の
際に酸化膜の成長の厚みに差が生じること、棟た、醐゛
化！１’？、ｉの除去の際に一部が侵されて四部が形成
されることといった、問題が生じている。
によって絶縁外＊１４され、多結晶シリコン１２によっ
て支持されている。この場合、二酸化シリコンの誘電体
膜１１は三層となってお抄、各々の層の間には多結晶シ
リコン層が存在する。これは、基板の容置を減少したり
するためにとられる措造である。ここで、二酸化シリコ
ンの誘電体ｉ１１は基板表面（／ｉ：露出しており、素
子を単結晶の島に形成する際に、特に、酸化膜の形成の
際に酸化膜の成長の厚みに差が生じること、棟た、醐゛
化！１’？、ｉの除去の際に一部が侵されて四部が形成
されることといった、問題が生じている。
本発明は、上記のような問題を解決して、誘電体膜表面
上に凹凸が形成されることなく、平坦な酸化膜の表面を
形成することを目的とする。
上に凹凸が形成されることなく、平坦な酸化膜の表面を
形成することを目的とする。
それによって、配筋」の断′線やそこに溜る薬品などに
よるｌｒ３性の劣化を防止しようとするものである。
よるｌｒ３性の劣化を防止しようとするものである。
本発明による誘電体分離半導体集積回路装置の製造方法
においては、二酸化シリコンの誘電体膜の露出する表面
を窒化シリコン膜で覆うととによって上記の目的を達成
する。
においては、二酸化シリコンの誘電体膜の露出する表面
を窒化シリコン膜で覆うととによって上記の目的を達成
する。
以下、図面に従って、従来のｎη電体分ｌｉ；ｉｔ半半
導体集積回路散散製造方法と比較しながら、本発明の詳
細な説明する。
導体集積回路散散製造方法と比較しながら、本発明の詳
細な説明する。
ｐＩＳ２図をよ、基板表面のイニシアル酸化の従来の例
を示す部分正面断面図である。通常熱生成によってシリ
コンを酸化して６０００〜８０００大の二酸化シリコン
＋１１＆ ２１を成長させているが、誘電体分隙基イに
の誘電体膜である二酸化シリコンの表面においてを、」
、二ｒ１ン化シリコン膜２１が生長しにくくなって、こ
の部分に四部が形成されることになる。この四部にエツ
チング液などの薬品が溜まると、これが装置ｉｔの特性
の劣化の原因となる。
を示す部分正面断面図である。通常熱生成によってシリ
コンを酸化して６０００〜８０００大の二酸化シリコン
＋１１＆ ２１を成長させているが、誘電体分隙基イに
の誘電体膜である二酸化シリコンの表面においてを、」
、二ｒ１ン化シリコン膜２１が生長しにくくなって、こ
の部分に四部が形成されることになる。この四部にエツ
チング液などの薬品が溜まると、これが装置ｉｔの特性
の劣化の原因となる。
そこでイニシアル酸化の前に、ｒ：＞ ’ＮＸ体膜の表
面上に窒化シリコン１１１ｄ）を形成しておくのが、本
発明による銹電体分１１ｉ１１半導体集積回路用装置の
製嫂１方法である。すなわち、第４図のように、誘電体
１１ｇ３３１の露出する表面に蟹化シリコン１１・１５
２を形成しておき、その後にイニシアル「ｆ電化膜を気
相成長法によって形成するものである。この例では、二
酸化シリコン膜′５３の上ＶＣ％％化シリコン膜３２を
形成しているが、窒化シリコン膜だけでも良い。
面上に窒化シリコン１１１ｄ）を形成しておくのが、本
発明による銹電体分１１ｉ１１半導体集積回路用装置の
製嫂１方法である。すなわち、第４図のように、誘電体
１１ｇ３３１の露出する表面に蟹化シリコン１１・１５
２を形成しておき、その後にイニシアル「ｆ電化膜を気
相成長法によって形成するものである。この例では、二
酸化シリコン膜′５３の上ＶＣ％％化シリコン膜３２を
形成しているが、窒化シリコン膜だけでも良い。
す化シリコン膜３２の厚みは通常２００〜１０００″Ａ
程度で十分である。なお、ここでイニシアル酸化膜は熱
生成によることはできないのでＣＶＤ法などによって形
成する。通常、窒化シリコンと二酸化シリコンの厚みの
合計は６００ｏ〜１０’ ０００Ａとする。
程度で十分である。なお、ここでイニシアル酸化膜は熱
生成によることはできないのでＣＶＤ法などによって形
成する。通常、窒化シリコンと二酸化シリコンの厚みの
合計は６００ｏ〜１０’ ０００Ａとする。
第３１ν１は、単結晶シリコンの島の中に素子が形成さ
れた後に、表面の酸化１１っＶが一旦除去され、そノ子
Ｚ−にパッシベーションのために二酸化シリコン膜を表
面に形成した従来の装置ｉ’ｆの一例の部分正面断面図
を示す。一旦ｎ′Ｓ化膜を除去するのは、装置＾。
れた後に、表面の酸化１１っＶが一旦除去され、そノ子
Ｚ−にパッシベーションのために二酸化シリコン膜を表
面に形成した従来の装置ｉ’ｆの一例の部分正面断面図
を示す。一旦ｎ′Ｓ化膜を除去するのは、装置＾。
を低ノイズ化するためや、パッシベーションハら！内の
不純物の濃瓜を制仰するためであるが、との酸化膜の全
面除去の際に、二へ（２化シリコンの誘電体１１′、￥
２２の一部も除去されてこの部分が四部となる。
不純物の濃瓜を制仰するためであるが、との酸化膜の全
面除去の際に、二へ（２化シリコンの誘電体１１′、￥
２２の一部も除去されてこの部分が四部となる。
したがって、その上に二酸化シリコンの１１１；Ｉ２３
をＣＶＤ 法により形成しても、この四部にト′ン差が
生じてしまう。すなわち、堆積する二酸化シリコンの一
部が凹部に充填されることＫなる。これが、後に形成さ
れる酸化膜上のアルミ配ｔ（ｐの断線の原因ともなる。
をＣＶＤ 法により形成しても、この四部にト′ン差が
生じてしまう。すなわち、堆積する二酸化シリコンの一
部が凹部に充填されることＫなる。これが、後に形成さ
れる酸化膜上のアルミ配ｔ（ｐの断線の原因ともなる。
本発明により、二酸化シリコンの露出する表面に窒化シ
リコン５２を形成しておけば、第５図のように、誘電体
膜３１は全面の酸化膜除去の際にも侵されることなく、
ＣＶＤ法により全面にパッシベーションの二酸化シリコ
ン膜６４を形成すれば良い。
リコン５２を形成しておけば、第５図のように、誘電体
膜３１は全面の酸化膜除去の際にも侵されることなく、
ＣＶＤ法により全面にパッシベーションの二酸化シリコ
ン膜６４を形成すれば良い。
以上のように、本発明においてｔｒＪ：、Ｊｌ、板に素
子を形成する前に誘電体膜を覆う窒化シリコン膜を形成
しておく、これによって、後の工程において誘電体＋１
４が侵されることを防止するものである。
子を形成する前に誘電体膜を覆う窒化シリコン膜を形成
しておく、これによって、後の工程において誘電体＋１
４が侵されることを防止するものである。
本発明によれば、酸化膜表面に段差が生じることもなく
、配線パターンにおける断線も防止できる。
、配線パターンにおける断線も防止できる。
また、エツチング液などの薬品、レジストの残滓などが
溜まることによって牛じるＩＦ−７性の劣化を防止する
ことがでへる。
溜まることによって牛じるＩＦ−７性の劣化を防止する
ことがでへる。
第１図、Ｔ１’、２図、第３図は従来の誘電体分Ｆ９半
導体集積回路装置の製造方法を示す部分正面断面図、Ｓ
’４′Ｓ ４図、第５図は本発明の実′ｈ１１８例を示
す部分正面断面図である。 １１．２２．３１・・・・・・誘電体Ｈ′Ｌ２１．２３
．３３・・・・・・二Ｐｉタ化シリコンＩＢ”ｆ。 ３２・・・・・・窒化シリコント
導体集積回路装置の製造方法を示す部分正面断面図、Ｓ
’４′Ｓ ４図、第５図は本発明の実′ｈ１１８例を示
す部分正面断面図である。 １１．２２．３１・・・・・・誘電体Ｈ′Ｌ２１．２３
．３３・・・・・・二Ｐｉタ化シリコンＩＢ”ｆ。 ３２・・・・・・窒化シリコント
Claims (1)
- 単結晶シリコンの島が二酸化シリコンの誘電体膜によっ
て分ｔｉｉｆされるとともに多結晶シリコンによって支
持された誘電体外ｎｔｔ基、板に素子を形成する誘電体
分路り半導体年債回路装置の製造方法において、素子を
形成する前に、該誘電体外部基板の表面に露出する該二
酸化シリコンの誘電体膜を窒化シリコン膜で）マうこと
を特徴とする誘電体分離半導体集積回路装置の製ｒ（を
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162730A JPS5951544A (ja) | 1982-09-17 | 1982-09-17 | 誘電体分離半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162730A JPS5951544A (ja) | 1982-09-17 | 1982-09-17 | 誘電体分離半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5951544A true JPS5951544A (ja) | 1984-03-26 |
| JPS6317334B2 JPS6317334B2 (ja) | 1988-04-13 |
Family
ID=15760174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57162730A Granted JPS5951544A (ja) | 1982-09-17 | 1982-09-17 | 誘電体分離半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177644A (ja) * | 1984-02-23 | 1985-09-11 | Matsushita Electric Works Ltd | 高耐圧半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568842A (en) * | 1979-07-04 | 1981-01-29 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device |
-
1982
- 1982-09-17 JP JP57162730A patent/JPS5951544A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568842A (en) * | 1979-07-04 | 1981-01-29 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177644A (ja) * | 1984-02-23 | 1985-09-11 | Matsushita Electric Works Ltd | 高耐圧半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6317334B2 (ja) | 1988-04-13 |
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