JPS5951750B2 - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
- Publication number
- JPS5951750B2 JPS5951750B2 JP53145074A JP14507478A JPS5951750B2 JP S5951750 B2 JPS5951750 B2 JP S5951750B2 JP 53145074 A JP53145074 A JP 53145074A JP 14507478 A JP14507478 A JP 14507478A JP S5951750 B2 JPS5951750 B2 JP S5951750B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- transistor
- circuit
- output
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はＭＯＳ形ＩＣにおいてシリコン半導体基板にバ
イアス電圧を与えるための基板バイアス発生回路に関す
るものである。
イアス電圧を与えるための基板バイアス発生回路に関す
るものである。
ＭＯＳ形ＩＣにおいては、シリコン半導体基板と接地電
位との間に基板バイアス電圧をかけて用いられる。
位との間に基板バイアス電圧をかけて用いられる。
このような基板バイアス電圧は、従来は外部的に与えら
れることが多かつた。
れることが多かつた。
しかしながらそのためにバイアス発生回路を設けること
は煩雑であり、また費用の面からも好ましくないのでＩ
Ｃチップ内にバイアス発生回路を設けて、内部的に基板
バイアス電圧を供給することが行われている。第１図は
従来の基板バイアス発生回路の構成を示す回路図である
。同図において１は発振器、Ｑ、、Ｑ。、Ｑ、、Ｑ、は
トランジスタ、Ｄ、はダイオード、Ｃｌは結合コンデン
サであり、またＮ２、Ｎｏはノードをあられしている。
第１図において、、発振器１の信号はトランジスタＱ、
、Ｑ。
は煩雑であり、また費用の面からも好ましくないのでＩ
Ｃチップ内にバイアス発生回路を設けて、内部的に基板
バイアス電圧を供給することが行われている。第１図は
従来の基板バイアス発生回路の構成を示す回路図である
。同図において１は発振器、Ｑ、、Ｑ。、Ｑ、、Ｑ、は
トランジスタ、Ｄ、はダイオード、Ｃｌは結合コンデン
サであり、またＮ２、Ｎｏはノードをあられしている。
第１図において、、発振器１の信号はトランジスタＱ、
、Ｑ。
を経て、ノードＮ２に出力を発生し、結合用コンデンサ
Ｃｌを介してノードＮｏに加えられる。ｎチャネルＭＯ
Ｓの場合、基板はｐ形シリコンであり、これに負の基板
バイアス電圧をかける必要がある。今、ノードＮ２の電
位が上”ると、トランジスタＱ、が導通してノードＮｏ
を接地電位にする。次にノードＮｏの電位が下つたとき
はＮｏは負電位となりトランジスタＱ３は導通せず、従
つてダイオードＤ、或いはトランジスタＱ、を通じて出
力端子Ｔに負電圧を生じる。このようにして、正の電源
電圧Ｖｃｃと接地電位の間を振幅するノードＮ２の出力
によつて、負の基板バイアス電フ圧ＶＢＢを発生するこ
とができる。第１図の回路において、ノードＮｏは基板
より負電位となつてダイオードＤ、またはトランジスタ
Ｑ、がオンして初めて機能を発揮することになる。
Ｃｌを介してノードＮｏに加えられる。ｎチャネルＭＯ
Ｓの場合、基板はｐ形シリコンであり、これに負の基板
バイアス電圧をかける必要がある。今、ノードＮ２の電
位が上”ると、トランジスタＱ、が導通してノードＮｏ
を接地電位にする。次にノードＮｏの電位が下つたとき
はＮｏは負電位となりトランジスタＱ３は導通せず、従
つてダイオードＤ、或いはトランジスタＱ、を通じて出
力端子Ｔに負電圧を生じる。このようにして、正の電源
電圧Ｖｃｃと接地電位の間を振幅するノードＮ２の出力
によつて、負の基板バイアス電フ圧ＶＢＢを発生するこ
とができる。第１図の回路において、ノードＮｏは基板
より負電位となつてダイオードＤ、またはトランジスタ
Ｑ、がオンして初めて機能を発揮することになる。
このためダイオードＤ、の順方向特性によつ５て拡散層
ｎ層から基板ｐ層に電子が注入されて、ダイナミックに
動作する周辺回路やメモリのセル等における情報に悪影
響を及ぼす。このためダイオートＤ１と並列にトランジ
スタＱ４を設けてノードＮ２の電位と、ＢＢとの間の電
位差を極力小さくするようにしていた。しかしながらト
ランジスタＱ４は、そのゲートとドレインに同一電位が
与えられているため、十分、相互コンダタタンスＧｍを
上げることができず、従つて前述のごとき電子注入を効
果的に抑圧することができなかつた。本発明はこのよう
な従来技術の欠点を除去しようとするものであつて、そ
の目的は第１図の回路におけるトランジスタＱ４を制御
することによつて電圧降下を最小限にし、従つて前述の
電子注入を防止できる基板バイアス発生回路を提供する
ことにある。
ｎ層から基板ｐ層に電子が注入されて、ダイナミックに
動作する周辺回路やメモリのセル等における情報に悪影
響を及ぼす。このためダイオートＤ１と並列にトランジ
スタＱ４を設けてノードＮ２の電位と、ＢＢとの間の電
位差を極力小さくするようにしていた。しかしながらト
ランジスタＱ４は、そのゲートとドレインに同一電位が
与えられているため、十分、相互コンダタタンスＧｍを
上げることができず、従つて前述のごとき電子注入を効
果的に抑圧することができなかつた。本発明はこのよう
な従来技術の欠点を除去しようとするものであつて、そ
の目的は第１図の回路におけるトランジスタＱ４を制御
することによつて電圧降下を最小限にし、従つて前述の
電子注入を防止できる基板バイアス発生回路を提供する
ことにある。
この目的を達成するため、本発明の基板バイアス発生回
路においては、発振器の信号によつて駆動されコンデン
サを介して第１のノードに出力を供給する第１の回路、
外部信号によつて駆動されて前記第１の回路の出力と逆
相の出力をコンデンサを介して第２のノードに供給する
第２の回路、前記第１のノードと接地間に接続され前記
第１の回路の出力がハイレベルのとき導通して第１のノ
ードの電位を接地電位にクランプする第１のトランジス
タ、カソードを前記第１のノードに接続され前記第１の
回路の出力がローレベルのとき導通して負電圧を出力す
るダイオード、該ダイオードと並列に接続され前記第２
のノードの電位がハイレベルのとき導通しローレベルの
とき遮断する第２のトランジスタ、前記第２のノードと
前記ダイオードの出力端の間に接続され前記第１のノー
ドの電位がハイレベルのとき導通しローレ・−ベルのと
き遮断する第３のトランジスタとを具えたことを特徴と
している。以下、実施例について詳細に説明する。
路においては、発振器の信号によつて駆動されコンデン
サを介して第１のノードに出力を供給する第１の回路、
外部信号によつて駆動されて前記第１の回路の出力と逆
相の出力をコンデンサを介して第２のノードに供給する
第２の回路、前記第１のノードと接地間に接続され前記
第１の回路の出力がハイレベルのとき導通して第１のノ
ードの電位を接地電位にクランプする第１のトランジス
タ、カソードを前記第１のノードに接続され前記第１の
回路の出力がローレベルのとき導通して負電圧を出力す
るダイオード、該ダイオードと並列に接続され前記第２
のノードの電位がハイレベルのとき導通しローレベルの
とき遮断する第２のトランジスタ、前記第２のノードと
前記ダイオードの出力端の間に接続され前記第１のノー
ドの電位がハイレベルのとき導通しローレ・−ベルのと
き遮断する第３のトランジスタとを具えたことを特徴と
している。以下、実施例について詳細に説明する。
第２図は本発明の基板バイアス発生回路の一実施例の構
成を示す回路図である。
成を示す回路図である。
同図において、ご符号１，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｄ
１，Ｃ１，Ｎ１，Ｎ２のあられすところは第１図の場合
と異ならない。Ｑ５，Ｑ６，Ｑ７はトランジスタ、ｑは
結合コンデンサ、Ｎ３，Ｎ４，Ｎ５はノードである。ま
た第３図は第２図の回路における各部の動作４波形を示
すタイムチヤートである。
１，Ｃ１，Ｎ１，Ｎ２のあられすところは第１図の場合
と異ならない。Ｑ５，Ｑ６，Ｑ７はトランジスタ、ｑは
結合コンデンサ、Ｎ３，Ｎ４，Ｎ５はノードである。ま
た第３図は第２図の回路における各部の動作４波形を示
すタイムチヤートである。
同図において（ａ）はノードＮ１、（ｂ）はノードＮ２
、（ｃ）はノードＮ４、（ｄ）はノードＮ３における信
号をそれぞれ示している。第２図において、トランジス
タＱ６およびＱ７のゲートには、ノードＮ４がノードＮ
１と逆相になるように、信号ＶＡおよびＶＢが与えられ
る。
、（ｃ）はノードＮ４、（ｄ）はノードＮ３における信
号をそれぞれ示している。第２図において、トランジス
タＱ６およびＱ７のゲートには、ノードＮ４がノードＮ
１と逆相になるように、信号ＶＡおよびＶＢが与えられ
る。
これにより例えば第３図においてタイミングＴ１で示す
ごとく、ノードＮ２が基板バイアス電圧ＶＢＢに対して
負または等しくなると、トランジスタＱ５は遮断状態と
なる。このときノードＮ４がローレベルからハイレベル
になるように信号Ａ，３を制御すると、ノードＮ４の信
号は結合コンデンサＣ２を経てノードＮ３に加えられて
、ノードＮ３は基板バイアス電圧ＶＢＢから上昇して（
ＶＯＯ−ＶＢＢ）の電圧（または（ＶＯＯ−ＶｔｈＱ６
−ＶＢＢ）の電圧；但しＶｔｈＱ６はトランジスタＱ６
のしきい値電圧）となる。これによつてトランジスタＱ
４が導通し、従つて基板バイアス電圧ＶＢＢはノードＮ
２の電圧に等しくなり、電子の注入は生じない。次に、
発振器１の信号によつてノードＮ１がローレベルからハ
イレベルに変り、従つて結合コンデンサＣ１を介してノ
ードＮ２がローレベルからハイレベルに変つたときは、
トランジスタＱ４は遮断状態にならなければならない。
ごとく、ノードＮ２が基板バイアス電圧ＶＢＢに対して
負または等しくなると、トランジスタＱ５は遮断状態と
なる。このときノードＮ４がローレベルからハイレベル
になるように信号Ａ，３を制御すると、ノードＮ４の信
号は結合コンデンサＣ２を経てノードＮ３に加えられて
、ノードＮ３は基板バイアス電圧ＶＢＢから上昇して（
ＶＯＯ−ＶＢＢ）の電圧（または（ＶＯＯ−ＶｔｈＱ６
−ＶＢＢ）の電圧；但しＶｔｈＱ６はトランジスタＱ６
のしきい値電圧）となる。これによつてトランジスタＱ
４が導通し、従つて基板バイアス電圧ＶＢＢはノードＮ
２の電圧に等しくなり、電子の注入は生じない。次に、
発振器１の信号によつてノードＮ１がローレベルからハ
イレベルに変り、従つて結合コンデンサＣ１を介してノ
ードＮ２がローレベルからハイレベルに変つたときは、
トランジスタＱ４は遮断状態にならなければならない。
何故ならば、基板バイアス電圧ＶＢＢもハイレベルにな
つてしまうからである。そこでソートＮ２がローレベル
からハイレベルに変る前に、信号ＶＡ，ＶＢを制御して
ノードＮ４をハイレベルからローレベルに変化させる。
これによつてノードＮ３は基板バイアス電圧ＶＢＢ程度
の電圧となる。この状態でノードＮ２がローレベルから
ハイレベルになると、トランジスタＱ５は導通する。ト
ランジスタＱ５の導通によつてノードＮ３の電圧は基板
バイアス電圧ＶＢ３に等しくなり、これによつてトラン
ジスタＱ４は遮断される。以上説明したように、本発明
の基板バイアス発生回路によれば、ダイオードＤ１にお
ける電圧降下を最小限に維持することができ、従つて前
述のごとき拡散層ｎ層から基板ｐ層への電子注入を防止
することができる。
つてしまうからである。そこでソートＮ２がローレベル
からハイレベルに変る前に、信号ＶＡ，ＶＢを制御して
ノードＮ４をハイレベルからローレベルに変化させる。
これによつてノードＮ３は基板バイアス電圧ＶＢＢ程度
の電圧となる。この状態でノードＮ２がローレベルから
ハイレベルになると、トランジスタＱ５は導通する。ト
ランジスタＱ５の導通によつてノードＮ３の電圧は基板
バイアス電圧ＶＢ３に等しくなり、これによつてトラン
ジスタＱ４は遮断される。以上説明したように、本発明
の基板バイアス発生回路によれば、ダイオードＤ１にお
ける電圧降下を最小限に維持することができ、従つて前
述のごとき拡散層ｎ層から基板ｐ層への電子注入を防止
することができる。
これによつて周辺回路やメモリセルに蓄積された情報へ
の悪影響を防止して、安定なＩＣの動作を確保すること
ができ、優れた効果が得られるものである。
の悪影響を防止して、安定なＩＣの動作を確保すること
ができ、優れた効果が得られるものである。
第１図は従来の基板バイアス発生回路の構成を示す回路
図、第２図は本発明の基板バイアス発生回路の一実施例
の構成を示す回路図、第３図は各部の動作波形を示すタ
イムチヤートである。 １ ・・・・・・発振器、Ｑ，，Ｑ。
図、第２図は本発明の基板バイアス発生回路の一実施例
の構成を示す回路図、第３図は各部の動作波形を示すタ
イムチヤートである。 １ ・・・・・・発振器、Ｑ，，Ｑ。
Claims (1)
- １ 発振器の信号によつて駆動されコンデンサを介して
第１のノードに出力を供給する第１の回路、外部信号に
よつて駆動されて前記第１の回路の出力と逆相の出力を
コンデンサを介して第２のノードに供給する第２の回路
、前記第１のノードと接地間に接続され前記第１の回路
の出力がハイレベルのとき導通して第１のノードの電位
を接地電位にクランプする第１のトランジスタ、カソー
ドを前記第１のノードに接続され前記第１の回路の出力
がローレベルのとき導通して負電圧を出力するダイオー
ド、該ダイオードと並列に接続され前記第２のノードの
電位がハイレベルのとき導通しローレベルのとき遮断す
る第２のトランジスタ、前記第２のノードと前記ダイオ
ードの出力端の間に接続され前記第１のノードの電位が
ハイレベルのとき導通しローレベルのとき遮断する第３
のトランジスタとを具えたことを特徴とする基板バイア
ス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53145074A JPS5951750B2 (ja) | 1978-11-24 | 1978-11-24 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53145074A JPS5951750B2 (ja) | 1978-11-24 | 1978-11-24 | 基板バイアス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5571058A JPS5571058A (en) | 1980-05-28 |
| JPS5951750B2 true JPS5951750B2 (ja) | 1984-12-15 |
Family
ID=15376770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53145074A Expired JPS5951750B2 (ja) | 1978-11-24 | 1978-11-24 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951750B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3009303A1 (de) * | 1980-03-11 | 1981-09-24 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| JP2645142B2 (ja) * | 1989-06-19 | 1997-08-25 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| CN100536337C (zh) | 2005-10-12 | 2009-09-02 | 中芯国际集成电路制造(上海)有限公司 | 用于在高电压和低电压之间开关的系统与方法 |
-
1978
- 1978-11-24 JP JP53145074A patent/JPS5951750B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5571058A (en) | 1980-05-28 |
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