JPS5951785B2 - 非同期式可逆カウンタ - Google Patents

Description

【発明の詳細な説明】 この発明はフリップフロップが縦続的に接続され、その
初段にのみ計数入力パルスを与えることによって計数動
作を行い、しがも加算計数及び減算計数の何れをも可能
とした非同期式の可逆カウンタに関する。

従来の可逆カウンタは後で述べる理由により同期式のも
のに限られていた。

、同期式可逆カウンタは例えば第１図に示すようにフリ
ップフロップＦＦ１〜ＦＦ４が縦続的に配され、これ等
の隣接フリップフロップ間において第１ゲートＧ１及び
゛第２ゲートＧ２がそれぞれ配される。

その各第１ゲートＧ１は前段の全てのフリップフロップ
のＱ出力が入力され、第２ゲートＧ２は前段の全ての回
出力が入力される。

又各ゲートＧ１には端子１１よリアツブカウントパルス
が、各第２ゲ゛−トＧ２には端子１２からダウンカウン
トパルスがそれぞれ与えられる。

各フリップフロップの間においてその第１ゲートＧ１及
び第２ゲー）Ｇ２の出力がオアゲートＧ３を通じてその
後段フリップフロップのトリガ端子に与えられる。

初段のフリップフロップＦＦ１のトリガ端子にはオアゲ
ートＧ３を通じてアップカウントパルス 与えられる。

図はプリセットカウンタとした場合であってプリセット
データー入力端子Ｄ１〜Ｄ４はそれぞれゲート６４〜Ｇ
７を通じてフリップフロップＦＦ１〜ＦＦ４のセット側
と、それ等を反転したものがリセット側とそれぞれ接続
される。

ゲート６４〜Ｇ７は端子１３からの制御信号によって開
閉制御されてデータ端子Ｄ工〜Ｄ４の状態をフリップフ
ロップＦＦ１〜ＦＦ４にプリセットする．ことかて゛き
る。

各フリップフロップ 端子Ｔ１〜Ｔ４にそれぞれ供給されると共にその各車力
Ｉ＋ ＋ ’／ トゲ−に１１１．−イ廿ぶ仝と鈎 浴
の中七清ｆ桁上げ出力として端子１５に得られる。

又各フリップフロップ され、その出力は桁下げ出力として端子１７に得られる
。

このように従来の同期式可逆カウンタにおいては端子１
１にアップカウントパルスを与えると、これが初段フリ
ップフロラフ下Ｆ□と第１ゲートＧ１の開閉状態に応じ
て他のフリップフロップにも与えられてアップカウント
が行なわれる。

端子１２にダウンパルスを与えるとゲートＧ２の開閉状
態に応じてフリップフロップＦＦ１〜ＦＦ４に同時にト
リガ端子に与えられてダウンカウントが行なわれる。

ところでこの可逆カウンタにおいてフリップフロラフ下
Ｆ１〜ＦＦ４の分解能付近の幅狭の入力パルスが与えら
れると、動作するものとしないものとが現われる。

そのようなパルスは例えば入力パルスをゲートにより取
出す場合に、そのゲートの両端で入力パルス幅が狭くさ
れるおそれがある。

そのようなパルスが１個だけ来ても入力されると、例え
ばフリップフロップの状態ＦＦ１〜ＦＦ４が１１１１の
場合は本来は全て０になるべきであるがフリップフロッ
プの動作バラツキのために０１１１とか００１１などと
なり、全くでたらめな計数値となってしまう。

この場合フリップフロップＦＦ１〜ＦＦ４を１桁の計数
部として一つの半導体集積回路と構成した場合において
はそのフリップフロップＦＦ１〜ＦＦ４の分解能を揃っ
たものとすることも可能である。

しかしそのようなカウンタを縦続接続して複数桁の計数
を行う場合は各桁間の分解能にバラツキが生じて誤った
計数を行なうおそれがある。

従って従来においてはこのように幅の狭いパルスが与え
られないように只ルス分別器を用いて分解能付近のパル
スは計数パルスとして与えられないようにする考慮がさ
れていた。

非同期式カウンタにおいては例えば第２図にアップカウ
ンタの場合を示すように、入力端子１１からのパルスは
初段のフリップフロラフ下Ｆ１のトリガ端子のみに与え
られ、各フリップフロップＦＦ１〜ＦＦ４はその前段の
Ｑ出力がトリガ端子Ｔに順次直接供給きれている。

従って入力端子１１にフリップフロップあ分解能付近の
パルスが与えられた場合は初段のフリップフロップＦＦ
１が動作するか否かであり、パルスを１個計数するかし
ないかだけであるから、その計数値が大きく狂うことは
ない。

非同期式のダウンカウンタは第３図に示すように前段の
フリップフロップのＱ出力が次の後段のフリップフロッ
プのトリガ入力に直接与えられるようにフリップフロッ
プが順次縦続接続されている。

この場合もその入力パルスの幅が狭くなった場合におけ
る誤計数は１だはであって大きくずれることはない。

ところでこれ等の非同期式アップカウンタとダウンカウ
ンタとを単に組合せると、例えば第４図に示すようにな
る。

隣接するフリップフロップの間に第１ゲートＧ１、第２
ゲートＧ２を配し、その前段のフリップフロップのＱ出
力を第１ゲートＧ１に、Ｑ出力を第２ゲートＧ２にそれ
ぞれ入力し、これ等ゲートＧ１，Ｇ２の出力をオアゲー
トＧ３を通じて次の後段のフリップフロップのトリガ入
力Ｔに与える。

端子１８からのアップダウン切替制御信号により、それ
が高レベルの時、各第１ゲ−）Ｇ１を開き、低レベルの
時各第２ゲートＧ２を開くようにしてアップカウント及
び゛ダウンカウントをそれぞれ動作させる。

この第４図に示した構成では単にアップカウントだけ或
いはダウンカウントだけで使用すれば問題ない。

しかしアップカラン１へし、その計数値からダウンカウ
ントするように相互の切替えをすると、その切替えの際
に第１ゲー）Ｇ□、第２ゲートＧ２の出力が反転してそ
の後段のフリップフロップのトリガ端子Ｔに有効なトリ
ガパルスを与える場合が生じる。

従ってこの第４図に示したものは可逆カウンタとして使
用することができない。

このような点から従来においては可逆カウンタとしては
同期式のみが使用されていた。

この発明の目的は入力パルスの幅がフリップフロップの
分解能近くになっても一つだけの計数誤りしかない非同
期方式とされ、しかも計数動作の途中で゛アップカウン
トとダウンカウントとの切替えを行なっても誤計数をし
ない非同期式可逆カウンタを提供することにある。

この発明によればフリップフロップが縦続的に配され、
これ等の隣接するものの間に第１ゲート、第２ゲートが
それぞれ配される。

アツブダウシ切替信号によってそれが一方の論理状態の
場合は第１ゲートが開かれて前段フリップフロップのＱ
出力か゛後段のフリップフロップ 与えられ、切替信号が他の論理状態において前段の７１
戸ンブフロツブのＱ出力が後段のフリップフロップのト
リガ入力に与えられ、初段フリップフロップのみに計数
人力パルスが与えられてアップダウンカウンタが構成さ
れる。

更に各フリップフロップの内容を記憶保持することがで
きるレジスタが設けられ、アップダウン切替信号の切替
時点においてその直前にフリップフロップの各内容が上
記レジスタに移され、アップダウンの切替えが行なわれ
た後に上記レジスタに移された内容が再びフリップフロ
ップにそれぞれ戻される。

このようにしてアップダウン切替時に誤動作が生じない
ようにされる。

例えば第５図に示すように非同期式計数器２１が設けら
れ、これは端子１１のタロツク信号を計数する。

この計数器２１は端子１８からのアップダウン切替信号
によってアップカウント或いはダウンカウントをする。

この切替信号１８は制御回路２２にも供給され、その切
替信号１８の発生前に可逆計数器２１の内容はレジスタ
２３に制御回路２２を通じて移され、切替信号による切
替えが終った後に再び制御回路２２を通じてレジスタ２
３の内容はカウンタ２１に戻される。

例えば第６図に第４図と対応する部分に同一符号をつけ
て示す。

この例においては計数用のフリップフロップとしてはプ
リセット端子を持つトリガ型フリツプラロツプＦＦ１〜
ＦＦ４が設けられている。

その各隣接するフリップフロップの間にゲートＧ１，Ｇ
２がそ五ぞれ設けられ、更にオテゲニトＧ３が設けられ
ている。

端子１８よりの切替信号が高レベルの場合はゲートＧ１
が開かれ、その前段のフリップフロップ を通じて後段フリップフロップのトリガ端子Ｔに与えら
れる。

又端子１８よりの切替信号が低レベルの場合はインバー
タ２４を通じてゲートＧ２が開かれ、前段のフリップフ
ロップのＱ出力はゲートＧ２，Ｇ３を通じて後段のフリ
ップフロップのトリガ端子Ｔに与えられる。

初段のフリップフロップＦＦ，のトリガ端子には端子１
１から計数人力パルスが与えられる。

このようにして可逆計数器２１が構成される。

この計数器２１のフリップフロップＦＦ１〜ＦＦ４の内
容を一時蓄えるレジスタ２３としてシフトレジスタが設
けられ、このシフトレジスタ２３の内容をフリップフロ
ップＦＦ１〜ＦＦ４にセットすることができ、つまりプ
リセットすることが可能とされた場合である。

シフトレジスタ２３は各フリップフロップＦＦ１〜ＦＦ
４と対応して４個のＤ型フリツプフロツフ下Ｆ５〜ＦＦ
８により構成され、これ等が縦続的に接続される。

その初段のフリップフロップＦＦ５のデータ端子りは入
力端子２５に接続され、これよりプリセットすべきテ゛
−夕が入力される。

又端子２６からフリップフロップＦＦ５〜ＦＦ８のクロ
ック端子にシフトパルスか与えられる。

制御回路部分２２においてはプ１月ンプフロツプＦＦ１
〜ＦＦ４の各Ｑ出力か゛ゲート２７〜３０をそれぞれ通
じ、更にインバータ３１〜３４を通じてレジスタ２３の
フリップフロラフ下Ｆ５〜ＦＦ８のプリセット端子ＰＳ
に与えられる。

これ等ゲート２７〜３０は端子３５よりの制御信号によ
って開閉制御される。

更に端子３６よりのス斗ア信号によってデータを移すた
めのタイミングカ４ゲート２７〜３０に与えられる。

又フリツブシロップＦＦ５〜ＦＦ８各Ｑ出力はゲート３
７〜４０を通じ、更にインバータ４１〜４４を通じてフ
リップフロップＦＦ１〜ＦＦ４のプリセット端子ＰＳに
与えられる。

ゲート３７〜４０には端子３６よりのストア信号もタイ
ミングとして与えられると供に端子３５よりの制御信号
がインバータ４５で反転されて与えられている。

更に端子４６より計数器列ノア信号がオアゲート４７を
通じ、更にインバータ４８を通じて各フリップフロップ
ＦＦ１〜ＦＦ４のリセット端子Ｒに与見られる。

端子４９よりのリセット信号がオアゲニト４７に供給さ
れると共に、インバータへ１を通じてレジスタのフリッ
プフロップＦＦ５〜ＦＦ８のリセット端子Ｒに与えられ
ている。

例えば第７図Ａに示すリセットパルスが端子４つに発生
し、これによりフリップフロップＦＦ１〜ＦＦ４及びＦ
Ｆ５〜ＦＦ８は全てリセットされる。

その後第７図Ｂに示すように端子１１よりの計数パルス
が与えられ、これは例えばゲート信号の期間だけ与えら
れ、いわゆるゲーテッドパルスである。

この時例えば端子１８の切替信号が第７図Ｃに示すよう
に高レベルであり、アップカウント状態になっていると
、端子１１よりの計数入力はアップカウントされる。

通常の計数動作状態によっては端子３５よりの制御信号
は第７図りに示すように高レベルとされている。

端子１１よりの次のゲーテッドパルスにおいてダウンカ
ウントにする場合は、アップカウント入力が終ったこと
によって端子３６に第７図Ｅに示すようにストア信号を
与え、この時端子３５の制御信号はまだ高レベルのま・
とされる。

従ってフリップフロップ ０をそれぞれ通じてフリップフロップＦＦ５〜ＦＦ８に
与えられ、その高レベルのものはそれぞれフリップフロ
ップＦＦ５〜ＦＦ８の対応するものが高レベルにセット
される。

その時間ｔ１の後端子１８の切替信号は第７図Ｃに示す
ように低レベルとされ、つまりダウンカウント状態とさ
れ、更に時間ｔ２の後端子３５０制御信号は第７図りに
示すように低レベルとされ、かつ端子４６に第７図Ｆに
示すようにクリア信号が与えられてフリップフロップＦ
Ｆ□〜ＦＦ４’がリセットされる。

更に時間ｔ３の後で端子３５の制御信号が低レベルの間
に端子３６に第７図旦（こ゛示すように再びストア信号
が与えられる。

こめ状態においてはゲート３７〜４０が開けられており
、フリップフロラフ下Ｆ５〜ＦＦ８の状態がそれ呵れこ
れ等ゲートを通じて再びフリップ７０ツブＦＦ１〜ＦＦ
４に戻される。

時間ｔ４の後制御信号が高レベルとなる。

更に時間ｔ５の後、端子１１に再び計数入力が与えられ
、先のアップカウント動作時の計数値からダウンカウン
トが行なわれることになる。

このようにしてアップダウンの切替信号の切替時点にお
いてはその前に計数値がレジスタ２３に退避され、切替
えた後に計数値が再？゛戻されるためアップダウンの切
替えによって誤計数となることはなく、しかも非同期式
で可逆カウンタが構成される。

尚テ゛−夕をこのカウンタにプリセットするには端子２
５よりプリセットすべきテ゛−夕を先ずシフトレジスタ
２３に入れた後、端子３５０制御信号を低レベルとする
と共に端子３６にストア信号を与えてフリップフロップ
ＦＦ５〜ＦＦ８の内容をフリップフロップＦＦ，〜ＦＦ
４に移せば良い。

ストア信号制御信号或いはクリア信号等は入力信号や切
替信号等を基準として容易に作ることができることは特
に言うまでもないであろう。

又上述においてはレジスタ２３を必要とするが、例えば
カウンタの計数値を表示することが多く、その場合レジ
スタが必要であり、そのレジスタを利用することもでき
る。

従って特に構成が複雑になることはない。

更にレジスタ２３に移った際にそのレジスタ２３に移さ
れたデータを他のデータと加算する等の加工を施して再
び計数器２１に戻すこともできる。

【図面の簡単な説明】

第１図は従来の同期式可逆カウンタを示すブロック図、
第２図は非同期式アップカウンタを示す路線図、第３図
は非同期式ダウンカウンタを示す路線図、第４図は第２
図及び第３図を組合せた状態を示す路線図、第５図はこ
の発明による非同期式可逆カウンタの原理を示すブロッ
ク図、第６図はこの発明による非同期式可逆カウンタの
一例を示す論理回路図、第７図はその動作の説明に供す
るための波形図である。 ２１：可逆計数器、２２：制御回路、２３：レジスタ、
１８ニアツブダウン切替信号入力端子、３５：制御信号
入力端子、３６：ストア信号入力端子、４６：計数クリ
ア信号入力端子。

Claims (1)

1. 【特許請求の範囲】 １ フリップフロップが縦続的に配され、・その隣接す
   るフリップフロップの間に第１ゲート及び第２ゲートが
   それぞれ設けられ、アップダウン切替信号の一方の論理
   状態で第１ゲー１−が開かれて前段のフリップフロップ
   のＱ出力が後段フ１１ツブフロップのトリガ入力に与え
   られ、他の論理状態において前段フリップフロップのＱ
   出力が第２ゲートを通じて後段フリップフロップのトリ
   ガ入力に与えられ、計数パルスは初段のフリップフロッ
   プのトリガ入力にのみ与えられ、上記フリップフロップ
   の内容を記憶することができるレジスタが設けられ、上
   記アップダウン切替信号の変（Ｅ・時点の。 前に上記各フリップフロップの内容を上記：レジスタに
   移し、その後切替信号の変化後に上記レジスタの内容を
   フリップフロップにそれぞれ戻して上記内容を上記フリ
   ・ツブフロップにプリセットする制御回路が設けられ、
   上記プリセット後に：上記初段のフリップフロップの１
   〜リガ入力に計数パルスを与えてなる非同期式可逆カウ
   ンタ。