JPH04243316A - パルス信号の開始タイミング設定切換方式 - Google Patents
パルス信号の開始タイミング設定切換方式Info
- Publication number
- JPH04243316A JPH04243316A JP414891A JP414891A JPH04243316A JP H04243316 A JPH04243316 A JP H04243316A JP 414891 A JP414891 A JP 414891A JP 414891 A JP414891 A JP 414891A JP H04243316 A JPH04243316 A JP H04243316A
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- JP
- Japan
- Prior art keywords
- pulse
- start timing
- signal
- count
- timing setting
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パルス信号の開始タイ
ミング設定切換方式に関する。
ミング設定切換方式に関する。
【０００２】
【従来の技術】従来この種のパルス開始タイミング設定
切換方式は、例えば４種のパルス開始タイミングの設定
から１つのタイミングを選択する場合、図２（または図
３）に示すようにカウント信号レジスタ４１〜４４−ナ
ンド回路５１〜５４−セレクタ５５の順に構成された回
路において、パルス開始タイミング設定信号入力ピン５
７から入力される２ビットのパルス開始タイミング設定
信号によって、設定の可能性を予想してあらかじめ用意
した４種のパルス開始タイミング信号Ｓ０ ，Ｓ１ か
ら１種を選択する方式となっていた。
切換方式は、例えば４種のパルス開始タイミングの設定
から１つのタイミングを選択する場合、図２（または図
３）に示すようにカウント信号レジスタ４１〜４４−ナ
ンド回路５１〜５４−セレクタ５５の順に構成された回
路において、パルス開始タイミング設定信号入力ピン５
７から入力される２ビットのパルス開始タイミング設定
信号によって、設定の可能性を予想してあらかじめ用意
した４種のパルス開始タイミング信号Ｓ０ ，Ｓ１ か
ら１種を選択する方式となっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のパルス
開始タイミング設定切換方式は、次のような欠点を有し
ている。
開始タイミング設定切換方式は、次のような欠点を有し
ている。
【０００４】図２のパルス開始タイミング設定切換回路
においては、設定の可能性のある４種のタイミングをあ
らかじめ予想し、その４種のタイミングから１種を選択
する回路を用意しなければならない。したがって、設定
の可能性のあるパルス開始タイミングを予想する段階あ
るいは予想されるパルス開始タイミングから１種の値を
選択する回路を構成する段階で時間，費用がかかる。さ
らに、万一予想されなかったパルス開始タイミングへの
設定が必要となった場合、あるいは事前に設定の必要な
パルス開始タイミングの予想が不可能な場合、対応でき
ない。
においては、設定の可能性のある４種のタイミングをあ
らかじめ予想し、その４種のタイミングから１種を選択
する回路を用意しなければならない。したがって、設定
の可能性のあるパルス開始タイミングを予想する段階あ
るいは予想されるパルス開始タイミングから１種の値を
選択する回路を構成する段階で時間，費用がかかる。さ
らに、万一予想されなかったパルス開始タイミングへの
設定が必要となった場合、あるいは事前に設定の必要な
パルス開始タイミングの予想が不可能な場合、対応でき
ない。
【０００５】また、図２のパルス開始タイミング設定切
換回路をベースに、設定タイミングをカウンタのカウン
ト値で０以上（２のｎ乗）−１以下の任意の値に設定で
きるように構成した回路が図３であるが（図３の例はｎ
＝４）、回路がかなり複雑となりナンド回路やセレクタ
の段数が非常に多くなるため、ゲート故障による回路誤
動作の確率や消費電力が増大する。
換回路をベースに、設定タイミングをカウンタのカウン
ト値で０以上（２のｎ乗）−１以下の任意の値に設定で
きるように構成した回路が図３であるが（図３の例はｎ
＝４）、回路がかなり複雑となりナンド回路やセレクタ
の段数が非常に多くなるため、ゲート故障による回路誤
動作の確率や消費電力が増大する。
【０００６】
【課題を解決するための手段】本発明のパルス開始タイ
ミング設定切換方式は、（２のｎ乗）−１までのカウン
トの可能なｎビットカウンタと、カウンタ内のｎビット
のカウント信号レジスタ直後に１個ずる計ｎ個設けたセ
レクタと、パルス開始タイミングの設定を切換えるｎビ
ットのセレクト信号と、設定されたパルス信号を出力す
るパルス信号ホールド回路と、各セレクタの出力からパ
ルス信号ホールド回路のセット信号を生成するナンド回
路、及びリセット信号を生成するナンド回路を有してい
る。
ミング設定切換方式は、（２のｎ乗）−１までのカウン
トの可能なｎビットカウンタと、カウンタ内のｎビット
のカウント信号レジスタ直後に１個ずる計ｎ個設けたセ
レクタと、パルス開始タイミングの設定を切換えるｎビ
ットのセレクト信号と、設定されたパルス信号を出力す
るパルス信号ホールド回路と、各セレクタの出力からパ
ルス信号ホールド回路のセット信号を生成するナンド回
路、及びリセット信号を生成するナンド回路を有してい
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す回路図であ
る。図中１はカウンタ回路、１１〜１４はカウント信号
レジスタ、２はパルス開始タイミング設定回路、２１〜
２４はパルス開始タイミング設定切換セレクタ、２５は
各セレクタの出力のナンドによって生成されたパルス信
号ホールドレジスタ・セット信号、２６はパルス信号ホ
ールドレジスタ・リセット信号、３はパルス信号ホール
ド回路、３１はパルス信号ホールドレジスタ、端子ＣＩ
Ｎはクロックパルス入力ピンで、クロックパルス１周期
を１Ｔと表し、以下２周期を２Ｔ，３周期を３Ｔ…ｎ周
期をｎＴと表す。
る。図中１はカウンタ回路、１１〜１４はカウント信号
レジスタ、２はパルス開始タイミング設定回路、２１〜
２４はパルス開始タイミング設定切換セレクタ、２５は
各セレクタの出力のナンドによって生成されたパルス信
号ホールドレジスタ・セット信号、２６はパルス信号ホ
ールドレジスタ・リセット信号、３はパルス信号ホール
ド回路、３１はパルス信号ホールドレジスタ、端子ＣＩ
Ｎはクロックパルス入力ピンで、クロックパルス１周期
を１Ｔと表し、以下２周期を２Ｔ，３周期を３Ｔ…ｎ周
期をｎＴと表す。
【０００９】本実施例においては、端子ＤＩＮから１Ｔ
幅の論理“１”をパルス入力とすると、ＣＩＮからクロ
ックパルスの入力によってカウント信号レジスタ１１〜
１４に“０”が取り込まれる。次のクロックパルス入力
が各レジスタに入るときには、端子ＤＩＮの入力は“０
”となっているので、カウント回路１でカウントが開始
され、パルス開始タイミング設定回路２で設定されてい
るカウント数のクロックパルスが端子ＣＩＮから入力さ
れるとパルス信号ホールドレジスタ・セット信号２５に
“０”が出力され、パルス信号ホールドレジスタ３１の
内容が“１”になり、パルス信号ホールドレジスタ・リ
セット信号２６が“０”となるタイミングまで保持され
る。
幅の論理“１”をパルス入力とすると、ＣＩＮからクロ
ックパルスの入力によってカウント信号レジスタ１１〜
１４に“０”が取り込まれる。次のクロックパルス入力
が各レジスタに入るときには、端子ＤＩＮの入力は“０
”となっているので、カウント回路１でカウントが開始
され、パルス開始タイミング設定回路２で設定されてい
るカウント数のクロックパルスが端子ＣＩＮから入力さ
れるとパルス信号ホールドレジスタ・セット信号２５に
“０”が出力され、パルス信号ホールドレジスタ３１の
内容が“１”になり、パルス信号ホールドレジスタ・リ
セット信号２６が“０”となるタイミングまで保持され
る。
【００１０】したがって、例えばパルス開始を端子ＤＩ
Ｎ入力から５Ｔ後、パルス終了を１６Ｔ後とするパルス
信号を出力させる場合は、パルス開始タイミング設定信
号Ｓ０ ，Ｓ１ ，Ｓ２ ，Ｓ３にそれぞれ“０”，“
１”，“０”，“０”を設定しておき、端子ＤＩＮに１
Ｔ幅の“１”をパルス入力すると、次のクロックパルス
からクロックパルスの入力の回数がカウントされ、４Ｔ
後にパルス信号ホールドレジスタ・セット信号２５が“
０”となり５Ｔ後にパルス信号ホールドレジスタ３１が
セットされ、１５Ｔ後にパルス信号ホールドレジスタ・
リセット信号２６が“０”となって１６Ｔ後にパルス信
号ホールドレジスタ３１がリセットされる。
Ｎ入力から５Ｔ後、パルス終了を１６Ｔ後とするパルス
信号を出力させる場合は、パルス開始タイミング設定信
号Ｓ０ ，Ｓ１ ，Ｓ２ ，Ｓ３にそれぞれ“０”，“
１”，“０”，“０”を設定しておき、端子ＤＩＮに１
Ｔ幅の“１”をパルス入力すると、次のクロックパルス
からクロックパルスの入力の回数がカウントされ、４Ｔ
後にパルス信号ホールドレジスタ・セット信号２５が“
０”となり５Ｔ後にパルス信号ホールドレジスタ３１が
セットされ、１５Ｔ後にパルス信号ホールドレジスタ・
リセット信号２６が“０”となって１６Ｔ後にパルス信
号ホールドレジスタ３１がリセットされる。
【００１１】即ち、パルス開始タイミング設定信号Ｓ０
，Ｓ１ ，Ｓ２ ，Ｓ３ の切換えによって、端子Ｄ
ＯＵＴ からのパルス信号の開始のタイミングを、端子
ＤＩＮのパルス入力の１Ｔ後から１６Ｔ後までの任意の
値に設定することができる。
，Ｓ１ ，Ｓ２ ，Ｓ３ の切換えによって、端子Ｄ
ＯＵＴ からのパルス信号の開始のタイミングを、端子
ＤＩＮのパルス入力の１Ｔ後から１６Ｔ後までの任意の
値に設定することができる。
【００１２】
【発明の効果】以上説明したように本発明は、パルスの
開始タイミングの設定を切換えるセレクタを、ｎビット
のカウント信号レジスタの直後に１個ずつ計ｎ個設ける
ことにより以下のような効果がある。
開始タイミングの設定を切換えるセレクタを、ｎビット
のカウント信号レジスタの直後に１個ずつ計ｎ個設ける
ことにより以下のような効果がある。
【００１３】図２のパルス開始タイミング設定切換回路
に対しては、パルス開始タイミングとして設定の可能性
のある値をあらかじめ予想する必要がなくなり、そのた
めの時間費用を削減することができる。また、予想して
いなかったパルス開始タイミングへの設定が必要となっ
た場合、あるいは事前に予想が不可能な場合にも対応す
ることができる。
に対しては、パルス開始タイミングとして設定の可能性
のある値をあらかじめ予想する必要がなくなり、そのた
めの時間費用を削減することができる。また、予想して
いなかったパルス開始タイミングへの設定が必要となっ
た場合、あるいは事前に予想が不可能な場合にも対応す
ることができる。
【００１４】図３のパルス開始タイミング設定切換回路
に対しては、セレクタの段数やナンドゲートの数を大幅
に減らし、非常に簡単な回路で同様の機能を持つ回路を
構成できるため、ゲート故障による誤動作の確率や消費
電力を低減することができる。
に対しては、セレクタの段数やナンドゲートの数を大幅
に減らし、非常に簡単な回路で同様の機能を持つ回路を
構成できるため、ゲート故障による誤動作の確率や消費
電力を低減することができる。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の第１の例を示す回路図である。
【図３】従来の第２の例を示す回路図である。
１ カウンタ回路
３ パルス信号ホールド回路
１１〜１４ カウント信号レジスタ２０〜２５
セレクタ １００ 入力ピン
セレクタ １００ 入力ピン
Claims (1)
- 【請求項１】 パルスの開始タイミングの設定を切換
えるセレクタを、ｎビットのカウント信号レジスタ直後
に１個ずつ計ｎ個設け、該セレクタを切換えるｎビット
のセレクト信号によってパルス信号の開始タイミングを
、カウンタのカウント値で０以上（２のｎ乗）−１以下
の任意の値に設定できるパルス信号の開始タイミング設
定切換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP414891A JPH04243316A (ja) | 1991-01-18 | 1991-01-18 | パルス信号の開始タイミング設定切換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP414891A JPH04243316A (ja) | 1991-01-18 | 1991-01-18 | パルス信号の開始タイミング設定切換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243316A true JPH04243316A (ja) | 1992-08-31 |
Family
ID=11576693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP414891A Pending JPH04243316A (ja) | 1991-01-18 | 1991-01-18 | パルス信号の開始タイミング設定切換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243316A (ja) |
-
1991
- 1991-01-18 JP JP414891A patent/JPH04243316A/ja active Pending
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