JPS5952445B2

JPS5952445B2 - シ−ケンスコントロ−ラ

Info

Publication number: JPS5952445B2
Application number: JP6995679A
Authority: JP
Inventors: 寿重松
Original assignee: Koyo Electronics Industries Co Ltd
Current assignee: Koyo Electronics Industries Co Ltd
Priority date: 1979-06-06
Filing date: 1979-06-06
Publication date: 1984-12-19
Also published as: JPS55162106A

Description

【発明の詳細な説明】本発明はプログラムの実行をＷＡＩＴ（一時中断）せし
める機能を有するシーケンスコントローラに関するもの
である。

従来より一連のシーケンスを複数台のシーケンスコント
ローラで制御を行う場合が多々あり、その場合は互いに
情報（データ）を入出力部を通して行う必要があるので
、それぞれ独自に動作しているシーケンスコントローラ
では、他のシーケンスコントローラから同時に出力した
・情報も入出力部の応答度のばらつきにより同時に得ら
れず、まちがつた情報の授受を行なつてしまう結果が多
々あつた。

そのため従来では、シーケンスコントローラ相互の情報
交換には、シーケンスに直接関係のない同期信号等を別
に付加してシーケンスコントローラ相互間の情報交換を
行なつていた。

従つて上述の如く同期信号を別に設ける分だけ入出力部
の入出力点数は増加し、またそのプログラムも複雑にな
つてしまう欠点があつた。ここで上記した欠点を有する
シーケンス方式の一例について詳述する。

すなわち第１図イにおいて、ａはカウント入力であり、
れは減算カウントするカウンタ回路、ｂ、ｃ、ｄ、ｅは
それぞれ４４１を、４番２、、４４４” ４４８、、
（７）バイナリ−０−ドによるカウントイ直の出力で゛
ある。ｆは低速出力、ｇは低速出力をＯＦＦする信号で
あり、カウント入力ａを減算カウントし、カウント値「
３」以下である時、低速出力ｆを発するシーケンスコン
トローラのプログラム例である。また同じ制御を２台の
シーケンスコントローラを用いて行う場合は第１図口に
示す如＜、シーケンスコントローラＡはカウンタ部を制
御し、シーケンスコントローラＢは低速出力制御部を制
御するものとする。而してシーケンスコントローラＡが
カウントデータ出力゛゛１’’ ゛゛２’’ ゛゛４’
゛゛’８’’すなわちｂ、ｃ、ｄ、ｅをカウント値に
従つてシーケンスコントローラＢに送出するだけであれ
ば、カウント入力ａが入力した時（すなわちカウント値
が変化する時）、カウントデータｂ、ｃ、ｄ、ｅの信号
はシーケンスコントローラＡの出力回路回路→シーケン
スコントローラＢの入力回路を通して当該シーケンスコ
ントローラＢにカウントデータｂ″，ｃ″，ｄ″，ｅ″
として入力するもので゛あるが、その出力回路、入力回
路には前述の如く一般に応答度にばらつきがあり、以下
に示すような誤動作が発生する可能性がある。例えば今
、カウンタ回路ｈのカウント値が「８」で゛あり（カ
ウントイ直Ｂ，Ｃ，ｄがそれぞ゛れ“Ｏ−カウント値ｅ
が″１”）、この状態でカウント入力ａに入力信号が入
れば、カウント値は減算されて「７」となり、シーケン
スコントローラＡはカウントデータＢ，ｃ，ｄ，ｅをカ
ウントイ直７に従つてその出力Ｂ，Ｃ，ｄをそれぞれ゜
“ビｅを゜゜０”とする。

従つてシーケンスコントローラＢのカウント値ｂ″，ｃ
″，ｄ″，ｅ″はシーケンスコントローラＡの出力回路
、Ｂの入力回路の応答度に従つてカウント値「７」の状
態となるように変化する。しかしながら、前記カウント
値「７」の変化の内で第１図ハの如く、シーケンスコン
トローラＢからみたカウント値ｂ″，ｃ″，ｄ″，ｅ″
が応答度のばらつきによりカウント値「３」（ｂ″，
ｃ″が“ビ、ｄ″，ｅ″が「０」）であるかのようなお
くれ時間ｔが生ずることがある。この状態においては、
シーケンスコントローラＢはカウントイ直が「３」とな
つたものと判断し低速出力ｆ″をシーケンスコントロー
ラＢが発生してしまうという誤動５作を生じてしまう結
果となる。第２図は上前の誤動作を防ぐため、カウント
入力ａが入力されてカウント値が完全に変化し終つて、
かつ各シーケンスコントローラＡ，Ｂの出力回路、入力
回路を通してカウント値がシーケンス．コントローラＢ
にカウント値が正確に伝達されている時のみ、そのカウ
ント値を有効とすべき信号すなわち同期信号を付加して
カウント値の伝達を正確に行うようにプログラムしたも
のである。

これを詳述すると、シーケンスコントローラＡのプｊロ
グラムではカウント入力ａ（７）ＮＯＴ信号ａによりＴ
ｌ，Ｔ２なるタイマ回路が駆動され、タイマ回路Ｔ１の
タイムアツプ信号により同期信号ｊが出力され、タイマ
回路Ｔ２のタイムアツプ信号により同期信号ｊが遮断さ
れるプログラムが付加され４ている。またシーケンスコ
ントローラＢのプログラムでは低速出力ｆが発生する条
件として、同期信号ｊ″が直列に接続されているので、
シーケンスコントローラＡにおいて同期信号ｊはカウン
ト入力ａが０ＦＦした後すなわちカウンタ回路ｈの出力
Ｂ，ｃ，ｄ，ｅがシーケンスコントローラＢの入力部に
入力し、シーケンスコントローラＢがその情報を確実に
得る時間すなわち、タイマ回路Ｔ１の設定時間後ＯＮし
、タイマ回路Ｔ２の設定時間後ＯＦＦするもので、当該
信号ｊ″はシーケンスコントローラＢに対して情報伝達
の同期信号として作用するもので゛ある。以上の説明か
らも明らかなように、一連のシーケンスを複数台のシー
ケンスコントローラで制御を行う場合、シーケンスの制
御には直接関係のない信号の伝達が必要となり、それだ
け制御回路の構成及びプログラムも複雑になつてくる。
本発明は上述した様な従来の欠点に鑑み提案されたもの
で、シーケンスコントローラ相互の情報を交換する場合
、その情報が確実に交換されるまでの一定時間シーケン
スプログラムの実行をＷＡＩＴ（一時中断）せしめる機
能を有するシーケンスコントローラを提供するものであ
る。

以下本発明の一実施例を図面とともに詳細に説明する。
第３図において、１はプログラム読出し部、２はＲＯＭ
（ＲＥＥＤＯＮＬＹＭＥＭＯＲＹ）やＲＡＭ（ＲＡＮＤ
ＯＭＡＣＣＥＳＳＭＥＭＯＲＹ）等で構成されたプログ
ラム記憶部、３は演算部、４は入力部、５は出力部、６
はＷＡＩＴ信号入力部、７はＷＡＩＴ信号処理部であり
、プログラム読出し部からの読出し信号１ａによりプロ
グラム記憶部２に記憶されているシーケンス命令２ａが
読出され演算部３に入力する。

入力部４では外部入力信号４ａに従つて入力信号４ｂを
発生させ演算部３に送出する。また出力部５では、演算
部３で演算された結果である出力信号３ａに従つて外部
への出力信号５ａを発生させる。演算部３はプログラム
記憶部２より読出されたシーケンス命令２ａに従い入力
信号４ｂ、演算部３に含まれる内部データ及び出力デー
タを演算データとして演算し、演算結果を内部データと
して整えたり出力部５に対し出力信号を送出したりする
。さて記号６及び７で示されるＷＡＩＴ信号入力部、及
びＷＡＩＴ信号処理部が本発明の最重要部分である。す
なわち、ＷＡＩＴ信号入力部６からのＷＡＩＴ信号発生
手段６ａ．ＷＡＩＴ信号入力部６内に含まれる内部ＷＡ
ＩＴ信号６ａ″によりＷＡＩＴ信号入力部６はＷＡＩＴ
信号６ｂを発生させ、ＷＡＩＴ信号処理部７に送出する
。従つて、このＷＡＩＴ信号６ｂを受けたＷＡＩＴ信号
処理部７はプログラム読出し部１からのＷＡＩＴＯＮ、
０ＦＦタイミング信号１ｂにより、ＷＡＩＴ信号６ｂの
状態に従つて演算部３に対し演算処理を中断せしめる一
時中断信号７ａを送出する。演算部３は一時中断信号７
ａが発生することで、それ以前の状態を保持し、それ以
降の新しい、データによる演算処理を行わないように動
作する。第４図はＷＡＩＴ信号入力部６、ＷＡＩＴ信号
処理部７の具体的な回路構成の一例である。

図中第３図と同一記号は同一物品を表わす。まず、ＷＡ
ＩＴ信号入力部６において、６ａ″″は内部ＷＡＩＴ信
号発生器で、例えばスライドスイツチを用いる。また６
ａは外部ＷＡＩＴ信号発生器であり、前記内部又は外部
ＷＡＩＴ信号発生器６ａ，６ａ″より発せられるＷＡＩ
Ｔ信号６ｂを後述する記憶回路７１に送出する。この外
部ＷＡＩＴ信号発生器の一端は内部ＷＡＩＴ信号発生器
の一端，とともに回路アースに接続されている。前記外
部ＷＡＩＴ信号発生器６ａの信号はＷＡＩＴ信号入力部
６に入力し、内部ＷＡＩＴ信号発生器６ａの一方の端子
に接続され、ＷＡＩＴ信号６ｂとなり、ＷＡＩＴ信号処
理部７へ入力される。ＷＡＩＴ信号，処理部７において
、７１はＷＡＩＴ信号を記憶する記憶回路、７２はカウ
ンタであり、７３〜７６は一時中断時間設定器７Ｓで例
えばスライドスイツチを使用する。７８は一時中断時間
無限大設定器であり、同じくスライドスイツチを使用し
てあ．る。

７７はＮＡＮＤ回路で゛ある。

またＲ１〜Ｒ５はプルアツプ抵抗である。前記ＷＡＩＴ
信号６ｂは前記記憶回路７１のデータ人力端子ＤＬに接
続され、またプログラム読出し部１からのＷＡＩＴＯＮ
．ＯＦＦタイミング信号１ｂはＷＡＩＴ信号記憶，回路
７１のクロツク端子ＣＬに接続されるとともに、カウン
タ７２のクロツク端子ＣＴに接続されている。またＷＡ
ＩＴ信号記憶回路のＮＯＴ出力端子はカウンター７２の
クリア端子ＣＲに接続されるとともに、その出力は一時
中断信号７ａと七て、演算部３へ接続される。ここでカ
ウンタ７２はバイナリ−カウンタで゛あり、７Ｃ〜７ｆ
は当該カウンタのバイナリ出力信号端子である。この出
力信号端子７Ｃ〜７ｆはそれぞれりセツト時間設定器７
３〜７６の一方の端子に接続されている。りセツト時間
無限大設定器７８の一端は回路アースに接続され、他方
の端子はりセツト時間設定器７６の端子とともにＮＡＮ
Ｄ回路７７の入力端子に接続されている。前記ＮＡＮＤ
回路７７の出力端子は、りセツト解除信号７ｇとなりＷ
ＡＩＴ信号記憶回路７１のプリセツト端子ＰＲに接続さ
れている。次に上記各回路部の動作について説明する。
今、例えば、ＷＡＩＴ信号発生器６ａ″が０Ｎ状態であ
り、一時中断設定器７Ｓのスイツチ７３，７４が０Ｎ、
７５，７６が０ＦＦであり、かつりセツト時間無限大設
定器７８が０ＦＦの場合の動作を説明する。プログラム
読出し部１からのプログラム読出し信号１ａにより時分
割的にプログラム記憶部２からシーケンス命令２ａが読
出され演算部３により演算処理される。ＷＡＩＴＯＮ、
ＯＦＦタイミング信号１ｂはたとえば１スキヤニングが
完了する毎にプログラムの実行をさまたげず一定時間゛
１゛となる信号を発生するものである。内部ＷＡＩＴ信
号発生器６ａ″″が０ＮであることよりＷＡＩＴ信号６
ｂは回路アースに短絡され“０゛となる。そしてＷＡＩ
Ｔ信号記憶回路７１のＮＯＴ出力端子７Ｎからの出力で
ある一時中断信号７ａが“０゛であるとき、カウンタ７
２のりセツト端子０Ｒには、一時中断信号７ａの“０゛
により、クリアされるように構成されているので、その
カウンタ出力７Ｃ〜７ｆはすべて“Ｏ゛となる。

この時演算部３に対してのりセツト信号７ａは“０”で
あリプログラムの実行は停止しない。次にＷＡＩＴＯＮ
、ＯＦＦタイミング信号が“１゛となるとＷＡＩＴ信号
記憶回路７１は、ＷＡＩＴ信号６ｂが“゜１゛であるこ
とを記憶しているので、一時中断信号７ａは“１”とな
る。従つて一時中断信号７ａが“１″となるのでカウン
タ７２のクリア作用は解除される一方演算部３は一時中
断状態にしてプログラムの実行を停止する。そしてＷＡ
ＩＴＯＮ．ＯＦＦタイミング信号１ｂは１スキヤニング
後再び“１゛となるから、カウンタ７２はこの信号をカ
ウントしてカウント出力７Ｃが゜“ビとなる。

この後２スキヤニング時間経過してＷＡＩＴＯＮ．ＯＦ
Ｆタイミング信号が再び”゜１゛となつたときカウンタ
ー７２のカウント出力は７Ｃ，７ｄが“゜１゛７ｅ，７
ｆが”０゛となる。従つてＮＡＮＤ回路７７の第１の入
力』ま一時中断時間設定器７３が０Ｎしていることから
、カウンタ出力７Ｃに接続されており「１」、また第２
の入力は一時中断時間設定器７４が０Ｎしていることか
らカウンタ出力７ｄに接続されており「１」となり、一
方一時中断時間設定器７５，７６および一時中断時間無
限大設定器７８が０ＦＦしているが、プルアツプ抵抗Ｒ
４，Ｒ５が接続されておりこの各信号線も“１”となり
、ＮＡＮＤ回路７モ刀する。すなわちＮＡＮＤ回路７７
の１第１乃至第４の入力はすべて“゜１゛となり、出力
リセツト解除信号７ｇは“０゛となる。このりセツト解
除信号７ｇはＷＡＩＴ信号記憶回路７１のプリセツト端
子ＰＲに接続されており、信号レベル１『゛によりＷＡ
ＩＴ信号記憶回路７１のＮＯＴ４出力すなわち一時中断
信号７ａぱ゛０゛となる。ここで功ウンタ７２はりセツ
ト信号７ａが“０゛゛によりタリアされてカウンタ出力
７Ｃ〜７ｆは“Ｏ゛となる。従つて演算部３に対するり
セツトは解除され再度プログラムの実行が行われる。二
尚、このとき、ＮＡＮＤ回路７７の入力端子の内第１、
第２の入力端子は一時中断時間設定器７３，７４を介し
てカウンタ出力７Ｃ，７ｄに接続されており、信号レベ
ル゜“０゛となるためＮＡＮＤ回路７７の出力すなわち
りセツト解除信；号７ｇは“゜１゛となり、ＷＡＩＴ信
号記憶回路７１のプリセツト信号は解除される。そして
、再び１７．キャニング後ＷＡＩＴＯＮ、ＯＦＦタイミ
ング信号１ｂが“１゛となるとＷＡＩＴ信号記憶回路７
１はＷＡＩＴ信号６ｂが“０゛の状態を記憶，し、りセ
ツト信号７ａぱ゜１゛となり演算部３の処理を一時中断
状態にしてプログラムの実行を停止する。このようにし
て、プログラムの実行は１スキヤニング実行、３スキヤ
ニング停止のモードを繰返すものである。第５図は上述
した各部の動作のタイムチヤートである。

図中αはプログラム実行停止時間、βはプログラム実行
時間、γは１スキヤニング時間である。尚、本発明にお
いては、外部ＷＡＩＴ信号発生器８は内部ＷＡＩＴ信号
発生器６ａ″″と同様に動作する。

また、一時中断時間設定器７３〜７６はその開閉状態の
組合せを変更することにより自由にその時間を設定する
ことができ、そのモードはプログラム実行１スキヤニン
グに対しプログラム実行停止１〜１５スキヤニングの設
定が可能である。さらにりセツト時間設定器７３〜７６
にかかわらず、りセツト時間無限大設定器７８が０Ｎし
ていれば、ＮＡＮＤ回路７７の１入力端子はりセツト時
間無限大設定器７８を介して回路アースに短絡され“０
”となり、ＮＡＮＤ回路７７の出力すなわちりセツト解
除信号７ｇは常に゜“１”となつてＷＡＩＴ信号記憶回
路７１に対しプリセツト動作は行わず、ＷＡＩＴ信号６
ｂが“１゛である間は連続して一時中断信号７ａを“１
”としてプログラムの実行を停止する。本発明のシーケ
ンスコントローラは以上の様に構成されているので、シ
ーケンスコントローラを複数台用いたシステムにおいて
、シーケンスコントローラ間の情報の交換はりセツト時
間設定器７３〜７６を用い、入出力部の最大おくれ時間
及びシーケンスコントローラのスキヤニングのずれを含
む時間以上を設定することにより、プログラムの実行停
止時間（一時中断時間）中に情報の交換が完了し、確実
な情報の授受を行うことができるものであるので゛、シ
ーケンスコントローラ間の情報の交換は制御に直接関係
のある情報のみの交換で良いので回路が簡単で、かつプ
ログラムも容易である等の効果を奏する。

【図面の簡単な説明】

第１図イ，口，ハは従来のシーケンスコントローラに使
用するプログラム回路図及び動作タイムチヤート図であ
る。第２図は同じく従来のシーケンスコントローラに使用す
るプログラム回路図である。第３図は本発明のシーケン
スコントローラのプロツタ回路図である。第４図は本発
明のシーケンスコントローラのＷＡＩＴ信号入力部、Ｗ
ＡＩＴ信号処理部の具体的構成を示すプロツク回路図で
ある。第５図は本発明のシーケンスコントローラの動作
タイムチヤート図である。第６図は本発明のシーケンス
コントローラに使用した場合の第１図と等価のプログラ
ム回路図。１・・・・・・プログラム読出し部、２・・
・・・・プログラム記憶部、３・・・・・・演算部、６
・・・・・・ＷＡＩＴ信号入力部、７・・・・・・ＷＡ
ＩＴ信号処理部、７１・・・・・・ＷＡＩＴ信号記憶回
路、７２・・・・・・カウンタ。

Claims

【特許請求の範囲】

１ＲＯＭ、ＲＡＭ等の記憶手段に記憶されたシーケン
ス命令を逐次読出し、そのシーケンス命令に基づき制御
を行わしめる構成の複数のシーケンスコントローラ間で
シーケンス制御情報の授受を行うものにおいて、所定周
期でプログラムの実行を一時中断せしめるため、プログ
ラムの実行を一時中断せしめるか否かを選択するＷＡＩ
Ｔ信号入力部と、該ウェイト信号入力部からのＷＡＩＴ
信号とプログラム実行の１スキャニング完了信号が所定
の条件になつた時、プログラム実行の停止信号を発生す
るＷＡＩＴ信号記憶部と該ＷＡＩＴ信号記憶部からのプ
ログラム実行停止信号により、１スキヤニングをカウン
トするプログラム実行停止周期設定手段を有するカウン
タと、該カウンタの値が設定値に達したとき、前記ＷＡ
ＩＴ信号記憶部をリセットしプログラム実行停止信号を
解除するＷＡＩＴ信号処理部を設け、その一時中断周期
中にシーケンス制御情報の授受を行うことを特徴とする
シーケンスコントローラ。