JPS5952496A

JPS5952496A - バイポ−ラ型ｐｒｏｍ

Info

Publication number: JPS5952496A
Application number: JP57160997A
Authority: JP
Inventors: Nobuhiko Ono; 大野　信彦; Yukio Kato; 行男加藤; Katsumi Ogiue; 荻上　勝己
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-09-17
Filing date: 1982-09-17
Publication date: 1984-03-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、バイボーラ型トランジスタで構成されたＰ
ＲＯＭ（プログラマブル　リード　オンリー　メモリ）
に関する。

従来より、バイボーラ型ＦＲＯＭにおいで、その読み出
し動作の高速化を図るために、読み出しのための列．行
選択回路をＥＣＬ（エミッタ　カップルド　ロジック）
回路で構成し、書込みのための列．行選択回路をＴＴＬ
（トランジスタ　トランジスタ　ロジック）回路で構成
したものが特開昭和５１−４８９４４号公報によっで公
知である。

このバイボーラ型ＰＲＯＭにおいては、上記２組の列．
行選択回路が必要であるので、それだけ回路構成素子が
多くなり、半導体集積回路装置のチップサイズを大型化
させてしまうとともに消費電流も大きくなるという欠点
がある。

特に、パイボーラ型ＰＲＯＭの大メモリ容量化を図る場
合においては、メモリアレイの列．行数が多くなるので
、上記のように２組もの列、行選択回路を必要としたの
では、その実現を困難にしてしまう。

この発明の目的は、回路の簡素化を図りつつ、読み出し
動作の高速化を図ったパイボーラ型ＰＲＯＭを提供する
ことにある。

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。

以下、この発明を実施例とともに詳細に説明する。

第１図には、この発明の一実施例の回路図が示されてい
る。

同図のバイポーラ型ＰＲＯＭは、公知の半導体集積回路
の製造技術によって１個のシリコンのような半導体基板
上において形成される。端子Ａ０ないしＡ７、ＣＳ、Ｏ
及びＶｃｃ，ＧＮＤは、その外部端子とされる。この実
施例では、その理解を容易にするため、メモリアレイＭ
ＡＲＹの構成を簡素化して示している。

すなわち、メモリアレイＭＡＲＹは、列線（ワード線）
がＷＯないしＷ７とされ、行線（ビット又はデジット線
）がＢＯないしＢ７とされる。これらの列線と行線との
交叉点に記憶素子としてのベース開放状態のトランジス
タが設けられる。上記列線には、そのエミッタが接続さ
れ、上記行線には、そのコレクタが接続される。同図の
メモリアレイＭＡＲＹにおいて、ダイオードとして示し
た個所の記憶素子は、その書込みによって、上記トラン
ジスタのエミッタ、ベース接合が短絡されたものを示し
ている。

この実施例では、上記メモリアレイＭＡＲＹの列選択回
路が、その動作高速化のために、ＥＣＬ（又はＣＭＬ：
カレント　モード　ロジック）形式の回路で構成される
。

図示しない適当な回路装置から供給されるアドレス信号
は、アドレス入力端子Ａ０ないしＡ３を介してアドレス
バッファＸＡＢ０ないしＸＡＢ３に入カされる。このう
ち、その代表としてアドレスバッファＸＡＢ０の具体的
回路が示されている。このアドレスバッファＸＡＢ０は
、差動形態のトランジスタＱ１　Ｑ２と、その共通エミ
ッタに設けられた定電流源■と、上記トランジスタＱ１
、Ｑ２のコレクタにそれぞれ設けられた負荷抵抗Ｒ１．
Ｒ２と、上記トランジスタＱ１，Ｑ２のコレクタ出力を
受けるエミッタフォロワ出力トランジスタＱ３、Ｑ４と
により構成されたＥＣＬ回路が用いられる。これにより
、アドレスバツファＸＡＲ０は、端子Ａ０から供給され
るアドレス信号ＡＯに従った相補アドレス信号ａ０，ａ
０を形成する。

他のアドレスバッファＸＡＢ１ないしＸＡＢ３も上記同
様な回路構成とされ、端子Ａ１ないしＡ３から供給され
るアドレス信号に従った相補アドレス信供ａ１，ａ１な
いしａ３，ａ３をそれぞれ形成する。これらの相袖アド
レス信号は、次の列線選択回路ＷＳ０ないしＷＳ７に伝
えられる。

これらの列線選択回路ＷＳ０ないしＷＳ７のうち、その
代表として列線選択回路ＷＳ０の具体的回路が示されて
いる。この列選択回路ＷＳ０は、アドレスデコーダを構
成し、ペース．コレクタが共通接続されたダイオード形
態のマルチエミッタ構造のトランジスタＱ５と、そのコ
レクタに設けられた負荷抵抗Ｒ３と、上記トランジスタ
Ｑ５のコレクタ出力を受け、列線Ｗ０を駆動するダーリ
ントン形態のトランジスタＱ６，Ｑ７と、そのエミツタ
に設けられた抵抗Ｒ１３とにより構成される。なお、上
記トランジスタＱ７のコレクタには、ダイオードＤ２が
設けられ、ペース．エミッタ間には、バイアス抵抗Ｒ４
とショットキーダイオードＤ１とが著暮れる形態に接続
されている。これらのダイオードＤ１、Ｄ２は組込み時
におけるトランジスタＱ７の耐圧破壊を防止するために
設けられる。そして、上記トランジスタＱ５のエミツタ
には、相補アドレス信号ａ０，ａ１，ａ２及びａ３がそ
れぞれ印加される。

他の列線Ｗ１ないしＷ７についても、上記同様な列線選
択回路ＷＳ１ないしＷＳ７が設けられている。そして、
上記相補アドレス信号ａ０、ａ０ないしａ３、ａ３は、
各列線に対応する所定の組合せに従ってそれぞれ印加さ
れる。

上記図示しない適当な回路装置から供給されるアドレス
信号は、アドレス入力端子Ａ４ないしＡ７を介してアド
レスバッファＹＡＢに入力される。

このアドレスバッファＴＡＢは、上記同種なＦＣＬ回路
で構成され、相補アドレス信号ａ４，ａ４ないしａ７，
ａ７を形成して、次に説明する行線選択回路ＢＳ０ない
しＢＳ７に伝える。

これらの行線選択回路ＢＳ０ないしＢＳ７のうち、その
代表として行線選択回路ＢＳ０の具体的回路が示されて
いる。この行線選択回路ＢＳ０は、アドレスデローダを
構成し、ベース．コレクタが共通接続されたダイオード
形態のマルチエミッタ構造のトンンジスタＱ８と、その
コレクタに設けられた負荷抵抗Ｒ５と、上記トランジス
タＱ８のコレクタ出力を受けるエミッタフォロワ出力ト
ランジスタＱ９と、このトランジスタＱ９からの出力を
抵抗Ｒ６を通して受け、行線Ｂ０に設けられたスイッチ
トランジスタＱ１０とにより構成される。そして、上記
トランジスタＱ８のエミッタには、相補アドレス信号ａ
４．ａ５．ａ６及びａ７がそれぞれ印加される。

他の行線Ｂ１ないしＢ７についても、上記同様な行線選
択回路ＢＳ１ないしＢＳ７が設けられている。そして、
上記相補アドレス信号ａ４，ａ４ないしａ７、ａ７は、
各行線に対応する所定の組合せに従ってそれぞれ印加さ
れる。なお、代表として示されている行線Ｂ１，Ｂ７に
ついては、上記同様なスイッチトランジスタＱ１１，Ｑ
１２とそのベース抵抗Ｒ７，Ｒ８とが示されている。

また、端子ＣＳから供給されたチップ選択信号は、バッ
ファ回路Ｂを通して、上記列デコーダ回路を構成するト
ランジスタＱ５等のエミッタに入力される。これにより
、端子ＣＳから供給されたチップ選択信号がハイレベル
ならば、すべての列線を非選択状態とし、ロウレベルな
らばアドレス信号に従った列線の選択をさせる。

この実施例においては、回路の簡素化を図るため、書込
み動作のための列、行選択動作を上記列行選択回路を利
用するものである。

すなわち、上記各列線Ｗ０ないしＷ７には、書込み回路
ＷＡ０ないしＷＡ７がそれぞれ設けられる。

これらの書込み回路ＷＡ０ないしＷＡ７のうち、書込み
回路ＷＡ０の具体的回路が示されている。

このへ書込み回路ＷＡ０は、列線Ｗ０のレベルを検出す
るトランジスタＱ１６と、そのコレクタ出力を受ける制
御トランジスタＱ１７と、このトランジスタｑ１７によ
り制御され、端子０から供給される書込み電流を列線Ｗ
０に伝えるサイリスタ形態とされたｐｎｐトランジスタ
ｑ１８、ｎｐｎトランジスタＱ１９及びＱ２０とにより
構成される。

特に制限されないが、上記ｎｐｎトランジスタＱ１９，
Ｑ２０は、その演算増幅率を大きくするためダーリント
ン形態にされている。トランジスタＱ２０のベース，エ
ミッタ間には、バイアス抵抗Ｒ１１が設けられている。

また、上記レベル検出トランジスタＱ１６のエミッタに
は、その基準電圧Ｖｂ１が印加され、そのコレクタには
、高耐圧化等のためのダイオードＤ４及び抵抗Ｒ１０が
設けられている。さらに、上記制御トランジスタＱ１７
のエミツタには、ダイメードＤ５，Ｄ６が設けられてい
る。なお、上記サイリスタ形態のトランジスタＱ１８の
ベースには、所定のバイアス電圧Ｖｂ２が印加されてい
る。

他の書込み回路ＷＡ１ないしＷＡ７も上記同様な回路に
より構成されている。

この実施例では、特に制限されないが、上記各列線Ｗ０
ないしＷ７と、各書込み回路ＷＡ０ないしＷＡ７のレベ
ル検出トランジスタとの間に、そのベースが共通接続さ
れたｐｎｐトランジスタＱ１３ないしＱ１５が設けらる
。これらのトランジスタＱ１３ないしＱ１５の共通化さ
れたベースと回路の接地階位との間には、抵抗Ｒ９とダ
イオードＤ３が直列形態に接続される。これらのトラン
ジスタＱ１３ないしＱ１５は、いずれかのトランジスタ
が選択された列線の選択レベルによりオンしたとき、そ
のベース電流により共通ベース電圧を高くして、他の列
線がノイズ等により誤選択されるのを防止する。

また、上記各行線Ｂ０ないしＢ７には、差動形態に構成
された読出し用のダイメードＤ７ないしＤ９が設けられ
、上記各行線Ｂ０ないしＢ７は，これらのダイオードＤ
７ないしＤ９を介してセンスアンプＳＡを構成するトラ
ンジスタＱ２１のエミツタに接続される。このトランジ
スタＱ２１のペースには、読み出し基準電圧Ｖｓが印加
されており、そのコレクタには、負何抵抗Ｒ１２が設り
られている。そして、トランジスタＱ１２のコレクタ出
力は、エミッタフオロワ出力トランジスタＱ２２を通し
てデータ出力バッファＤ０Ｂに伝えられる。このデータ
出力パッファＤＯＢの出力端子は、上記外部端子０に接
続され、上記チップ選択信号ＣＳによりその動作が制御
される。例えば、読み出し動作以外は、不作動とされ、
その出力をハイインピーダンス状態にする。

この実施例のパイボーラ型ＰＲＯＭの書込み動作を次に
説明する。

いま、端子Ａ０ないしＡ７からのアドレス信号がすべて
ロウレベルなら、その相補アドレス信号ａＯないしａ７
がハイレベルとなる。したがって、上記列、行線選択回
路のアドレスデコーダを構成するトランジスタＱ５，Ｑ
８のすべてのエミッタがハイレベルになるため、これら
のトランジスタＱ５，Ｑ８のみがオフとなる。

このトランジスタＱ５のオフにより、駆動トランジスタ
Ｑ６、Ｑ７がオンして、列線ＷＯをＶｃｃ−２Ｖｂｅ（
ＶｂｅはトランジスタＱ６，Ｑ７のベ一スエミツタ間竃
圧）のハイレベルにする。

上記トランジスタＱ８のオフにより、トランジスタＱ９
がオンして、行線選択スイッチトランジスタＱ１０をオ
ンにする。

この状態において、端子０から比較的高電圧（約１０数
ボルト）の下で上記記憶素子のべ−スエミッタ接合破壊
に必要な書込み電流を供給する。

このとき、上記選択状態にされた列線ＷＯのハイレベル
によりトランジスタＱ１３、Ｑ１６がオンして、トラン
ジスタＱ１７をオフさせているので、上記列線Ｗ０に結
合されたサイリスタ形態のトランジスタＱ１８ないしＱ
２０がオンして、上記端子０からの書込み電流を列線Ｗ
０に伝える。したがって、列線Ｗ０と行線Ｂ０との交差
点に設けられた書込み前のトランジスタのベースエミッ
タ接合を破壊（短絡）して他の列、行間に示したような
ダイオード構成にする。

なお、他の選択されない列線Ｗ１ないしＷ７に結合され
た書込み回路ＷＡ１ないしＷＡ７は、列線Ｗ１ないしＷ
７の非選択レベルにより上記トランジスタＱ１７に相当
する制御トランジスタがオンしているので、こ扛らの桝
込み回１ｔＳＷＡＬないしＷＡ７に設けられたサイリス
タ形態のトランジスタは、強制的にオフさせられている
。

次に、この実施例のバイボーラ型ＰＲＯＭの読み出し動
作を説明する。

上記同様二列、行線の選択を行った場合、図示の書込み
が行われなかったトランジスタジスタが選択される。し
たがって、列線ＷＯと行線Ｂ０とがハイインピーダンス
の下に結合され、行線Ｂ０には読み出し用のダイオード
Ｄ７を通してセンスアンプＳＡを構成するトランジスタ
Ｑ２１からの電流が流れているで、その読み出し出力が
ロウレベルにされる。

また、列線Ｗ０に代えＷ１を選択した場合には、書込み
により列線Ｗ１と行線Ｂ０とがダイオードによるロウイ
ンピーダンスの下に結合され、行腺Ｂ０には上記ダイオ
ードを通して列線Ｗ１からの電流が流れるので、その読
み出し出力がハイレベルにされる。すなわち、センスア
ンプ８Ａを構成するトランジスタＱ２１のベース電圧Ｖ
ｓは、上記駆動トランジスタＱ７のベースより、低い所
定の電圧に設定されているので、ダイオードＤ７はオフ
するものである。言い換えれば、記憶素子と、読み出し
ダイオードＤ７とがさどうするように、センスアンプＳ
Ａの読み出し基準電圧Ｖｓが設定される。なお、非選択
行線Ｂ１ないしＢ７のトランジスタＱ１１，Ｑ１２がオ
フしているので、非選択行線Ｂ１ないしＢ７に電流が流
れることはない。

上記センスアンプＳＡの読み出し出力は、データ出力バ
ッファＤＯＢを通して端子０から外部に読み出される。

以上説明したバイポーラ型ＦＲＯＭにおいては、書込み
及び読み出し動作のためのメモリセルの選択動作を共通
の列．行選択回路を用いて行うことができる。したがっ
て、前期２組の列及び行選択回路を用いる場合に比べて
大幅な回路の簡素化が図られることによって、チップサ
イズの小型化及び低消費電力化を実現できる。このこと
は、特に大記憶容量化を実現するときに有益なものとな
る。

また、列及び行選択回路は、ＥＣＩ１回路で構成されて
いるので動作の高速化を図ることができる。

さらに、読み出し回路は、作動形熊のダイオードを用い
ているので回路構成素子数が少なく、高速読み出し動作
が期待できる。

第２図には、この発明の他の一実施向の回路図が示され
ている。

この実施例では、列線の選択／非選択を検出するトラン
ジスタＱ１６のベースに列線のレベルをダイオードＤ７
によりレベルシフトするとともに抵抗Ｒ１３，Ｒ１４で
分圧して印加している。この実施ρリでは、抵抗Ｒ１３
．Ｒ１４が前期駆動トランジスタＱ７の負荷としても作
用する。このように、列線の選択／非選択を検出する回
路は、種々変形できるものである。

また、行線の選択を行うスイッチトランジスタＱ１０，
Ｑ１１等のエミッタ側荀共通接続して、制御回路Ｒ／Ｗ
によって制御され、読み出し動作の時に動作する定電流
源１と書込み動作の時にオンするトランジスタＱ２３と
を並列形態に設けている。この場合には、読み出しを定
電流源Ｉにより行えるので、素子のバラツキ、電源減圧
の影響を受けにくくすることができる。

この発明は、前期実施例に限定されない。

例えば、複数ビットの情報を書込み及び読み出すように
する場合には、上記メモリアレイを複数形成して、列，
行選択回路により同時に複数の記憶素子を選択できるよ
うにすればよい。

また、６４キロビット等のメモリ容量を大きくする場合
、多数のエミッタを有するトランジスタが形成できない
から、アドレスデコーダを複数段の回路構成として、半
導体集積回路における終段のアドレスデコーダの配列間
隔（ピッチ）と列線及び行列の配列ビッチとを合わせる
ようにする。

さらに、書込み電流を列線に供給するスイッチ手段とし
ては、ダーリントン形態のトランジスタを用いるもので
あってもよい。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図である。ＸＡＢＯないしＸＡＢ３・・・Ｘアドレスパッファ、Ｔ
ＡＢ・・・Ｙアドレスバッファ、ＷＳ０ないしＷＳ７・
・・列線選択回路、ＢＳ０ないしＢＳ７・・・行線選択
回路、ＷＡ０ないしＷＡ７・・・書込み回路、ＤＯＲ・
・・データ出力バッファ、Ｂ・・・バッファ回路、ＭＡ
ＲＹ・・・メモリアレイ、Ｒ／Ｗ・・・回路代理人　弁
理士　薄田利幸

Claims

【特許請求の範囲】

１．電気的手段によりそのインピーダンスをある状態か
ら他の状態に半永久的に変化させ得る記憶素子が列線及
び行線の交差点毎に１個ずつ接続されてマトリックス状
をなしたメモリアレイと、ＥＣＬ（又はＣＭＬ）形式で
構成された列及び行選択回路と、選択された列選択レベ
ルを受けて動作し、選択された列線に書込み電気信号を
伝える書込み回路とを含むことを特徴とするバイポーラ
型ＰＲＯＭ。
２．上記書込み回路は、列線のレベルを受けるレベル検
出回路と、その検出出力で制御されるサイリスタ形態の
書込み電流トランジスタとを含むことを特徴とする特許
請求の範囲第１項記載のパイポーラ型ＰＲＯＭ。
３．上記記憶素子は、ベースが開放状態にされたパイボ
ーラ型トランジスタであり、そのエミッタが列縁に接続
され、そのコレクタが行線に接続されるものであること
を特徴とする特許請求の範囲第１又は第２項記載のバイ
ポーラ型ＰＲＯＭ。
４．上記行選択回路は、各行に設けられた行選択スイッ
チトランジスタと、これらの複数の行選択スイッチトラ
ンジスタを介して共通に並列形態に設けられた読み出し
用の定電流源及び書込み用の書込み電流吸収トランジス
タとを含むものであることを特徴とする特許請求の範囲
第１、第２又は第４項記載のバイポーラ型ＰＲＯＭ。
５．上記各行には、差動形態に構成された読み出し信号
をセンスアンプの入力に伝える差動形態のダイオードが
設けられるものであることを特徴とする特許請求の範囲
第１、第２、第３又は第４項記載のパイポーラ型ＰＲＯ
Ｍ。