JPS5952632B2 - 整流装置 - Google Patents
整流装置Info
- Publication number
- JPS5952632B2 JPS5952632B2 JP8223978A JP8223978A JPS5952632B2 JP S5952632 B2 JPS5952632 B2 JP S5952632B2 JP 8223978 A JP8223978 A JP 8223978A JP 8223978 A JP8223978 A JP 8223978A JP S5952632 B2 JPS5952632 B2 JP S5952632B2
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- Japan
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- gate
- potential
- voltage
- channel
- drain
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Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタを用いて高速
、低損失化を図り、整流効率を改善した整流装置に関す
る。
、低損失化を図り、整流効率を改善した整流装置に関す
る。
従来整流装置としては一般にシリコンダイオードが使用
されており、更に高い整流効率を得るためにスイッチン
グレギュレータ方式の導入が多くみられる。
されており、更に高い整流効率を得るためにスイッチン
グレギュレータ方式の導入が多くみられる。
この場合、従来のシリコンダイオードでは少数キャリア
に起因するスイッチング損失、順方向電圧による損失が
大きくなるため、キャリアのライフタイムを短くしたシ
リコン高速ダイオ゜−ドやショットキバリアダイオード
が採用されていた。しかし近年のＬＳＩの発達は駆動電
源電圧を低下させる方向に動いている。このような電源
電圧の低圧化に伴ない、従来あまり問題でなかつた整流
素子の損失が整流効率の点から問題視される・に至つた
。整流素子の損失のうち大部分は順方向動作時のジュー
ル損失であり、これはいわゆる順方向降下電圧を小さく
することによつて減少させることができる。
に起因するスイッチング損失、順方向電圧による損失が
大きくなるため、キャリアのライフタイムを短くしたシ
リコン高速ダイオ゜−ドやショットキバリアダイオード
が採用されていた。しかし近年のＬＳＩの発達は駆動電
源電圧を低下させる方向に動いている。このような電源
電圧の低圧化に伴ない、従来あまり問題でなかつた整流
素子の損失が整流効率の点から問題視される・に至つた
。整流素子の損失のうち大部分は順方向動作時のジュー
ル損失であり、これはいわゆる順方向降下電圧を小さく
することによつて減少させることができる。
フ しかし従来から用いられているシリコン高速ダイオ
ードやショットキバリアダイオードではその物理法則的
限界があつて、例えば出力電圧２Ｖで整流効率を９０％
以上にとることは困難である。
ードやショットキバリアダイオードではその物理法則的
限界があつて、例えば出力電圧２Ｖで整流効率を９０％
以上にとることは困難である。
本発明はこれらの欠点に鑑みてなされたものｑで、絶縁
ゲート電界効果トランジスタ（以下ＭＯＳＦＥＴと記す
）を整流素子として使用して従来のダイオードよりもさ
らに損失が少なく整流効率が高い整流装置を堤供するこ
とを目的としている。以下図面を参照して本発明を詳細
に説明する。
ゲート電界効果トランジスタ（以下ＭＯＳＦＥＴと記す
）を整流素子として使用して従来のダイオードよりもさ
らに損失が少なく整流効率が高い整流装置を堤供するこ
とを目的としている。以下図面を参照して本発明を詳細
に説明する。
第１図はＭＯＳＦＥＴの基本的な構造断面を示す図であ
り、図中１は基板、２１，２２はソース又はドレイン、
３はゲート電極４と基板１との間にあるゲート絶縁物層
である。この場合、ソースを２１とすれば５はソース電
極端子となり、６はドレイン電極端子となる。あるいは
ソースを２２とすれば、６がソース電極端子、５がドレ
イン電極端子となる。また８は基板１の電位を定めるた
めの端子であり、８と６との間に寄生ダイオード１０が
形成される。一般にＭＯＳＦＥＴの寄生ダイオードはＮ
ＭＯＳＦＥＴの場合にはドレインからソースへ逆向きに
接続され、Ｐ−ＭＯＳＦＥＴではドレインからソースへ
順向きに接続されることになる。
り、図中１は基板、２１，２２はソース又はドレイン、
３はゲート電極４と基板１との間にあるゲート絶縁物層
である。この場合、ソースを２１とすれば５はソース電
極端子となり、６はドレイン電極端子となる。あるいは
ソースを２２とすれば、６がソース電極端子、５がドレ
イン電極端子となる。また８は基板１の電位を定めるた
めの端子であり、８と６との間に寄生ダイオード１０が
形成される。一般にＭＯＳＦＥＴの寄生ダイオードはＮ
ＭＯＳＦＥＴの場合にはドレインからソースへ逆向きに
接続され、Ｐ−ＭＯＳＦＥＴではドレインからソースへ
順向きに接続されることになる。
第２図は上記の構造を有するＭＯＳＦＥＴ９の等価回路
図を示すものである。
図を示すものである。
そして、特に本発明ではドレインまたはソース電極端子
５と６の間に数＋Ａ以上大電流を流すような場合もある
のでいわゆるチヤンネルコンダクタンスが十分大にとれ
るようＭＯＳＦＥＴを設計する必要がある。
５と６の間に数＋Ａ以上大電流を流すような場合もある
のでいわゆるチヤンネルコンダクタンスが十分大にとれ
るようＭＯＳＦＥＴを設計する必要がある。
次に本発明の原理的構成説明に必要な
ＭＯＳＦＥＴの構造概略と回路表示について説明し、続
いて本発明の動作を説明する。
いて本発明の動作を説明する。
すなわち、本発明の原理的構成は第３図に示すように、
ＭＯＳＦＥＴ９の外部に電位差極性検出回路２０を設け
るもので、この検出回路２０の入力端子２１，２２がそ
れぞれソース５，ドレイン６に接続されている。
ＭＯＳＦＥＴ９の外部に電位差極性検出回路２０を設け
るもので、この検出回路２０の入力端子２１，２２がそ
れぞれソース５，ドレイン６に接続されている。
また検出回路２０の出力端子はゲート駆動回路３０に接
続されている。ここで、ゲート駆動回路３０は検出回路
２０からの信号Ａによつて、正又は負の極性の電圧Ｂを
送出するようになされている。そして、この電圧Ｂの送
出端子はＭＯＳＦＥＴ９のゲート７に接続されている。
続されている。ここで、ゲート駆動回路３０は検出回路
２０からの信号Ａによつて、正又は負の極性の電圧Ｂを
送出するようになされている。そして、この電圧Ｂの送
出端子はＭＯＳＦＥＴ９のゲート７に接続されている。
さらに検出回路２０およびゲート駆動回路３０には正極
性電源電圧、負極性電源電圧、アース電位がそれぞれ端
子４１，４２，４３を介して供給されている。而して、
以上の構成において、簡単のために基板１としてＰ形半
導体を利用するｎ−ＭＯＳの場合を例にとつて説明する
と、今ＭＯＳＦＥＴ９がエンハンスメント形動作を呈す
るものとすれば第１図又は第２図に示す接続ではドレイ
ンまたはソース５の電位Ｖ１がソースまたはドレイン６
の電位Ｖ２より高く、かつゲート電位Ｖ６がチヤンネル
を形成するに十分な値の正電位が与えられている時、基
板内ではチヤンネル電流１ｃｈが５から６の方向へ流れ
る（通常これをドレイン電流と称している）。このよう
な動作を示すＭＯＳＦＥＴ９においてＶ２（正）〉Ｖ１
（負）の時、検出回路２０が動作して信号Ａ１を送出し
ゲート駆動回路３０がＡ１の情報により負電圧Ｂを送出
したとする。この時ゲート７が十分負電位の方にバイア
スされるとチヤンネルは形成されず。Ｉｃｈ＝０となる
。またこのような電位関係の時には第４図に示すように
基板１と２２との間は逆方向にバイアスされることにな
るので基板のチヤンネル部以外を流れる電流１ＰＮも流
れない。次にＶ１〉Ｖ２の時検出回路２０が動作して信
号Ａ２を送出しゲート駆動回路３０がＡ２の情報により
正電位をゲート７に印加したとする。
性電源電圧、負極性電源電圧、アース電位がそれぞれ端
子４１，４２，４３を介して供給されている。而して、
以上の構成において、簡単のために基板１としてＰ形半
導体を利用するｎ−ＭＯＳの場合を例にとつて説明する
と、今ＭＯＳＦＥＴ９がエンハンスメント形動作を呈す
るものとすれば第１図又は第２図に示す接続ではドレイ
ンまたはソース５の電位Ｖ１がソースまたはドレイン６
の電位Ｖ２より高く、かつゲート電位Ｖ６がチヤンネル
を形成するに十分な値の正電位が与えられている時、基
板内ではチヤンネル電流１ｃｈが５から６の方向へ流れ
る（通常これをドレイン電流と称している）。このよう
な動作を示すＭＯＳＦＥＴ９においてＶ２（正）〉Ｖ１
（負）の時、検出回路２０が動作して信号Ａ１を送出し
ゲート駆動回路３０がＡ１の情報により負電圧Ｂを送出
したとする。この時ゲート７が十分負電位の方にバイア
スされるとチヤンネルは形成されず。Ｉｃｈ＝０となる
。またこのような電位関係の時には第４図に示すように
基板１と２２との間は逆方向にバイアスされることにな
るので基板のチヤンネル部以外を流れる電流１ＰＮも流
れない。次にＶ１〉Ｖ２の時検出回路２０が動作して信
号Ａ２を送出しゲート駆動回路３０がＡ２の情報により
正電位をゲート７に印加したとする。
この時第５図に示すようにゲート７が十分正の方向にバ
イアスされればチヤンネルが形成され、ドレイン電流が
流れる。この時のチヤンネルを流れる電流をＩｃｈとす
る。加えて５と８とは同電位であるから基板１と２２と
の間の電位関係は順方向バイアスとなるので基板内のチ
ヤンネル部以外を流れる電流１ＰＮも流れる。この電流
は通常のダイオード電流と同じで゛あるからビルドイツ
ポテンシャルによる順方向電位降下現象が認められる。
したがつてこの場合には５と６との間には見掛上１ｃｈ
とＩＰＮとの和の電流が流れることになる。５と６との
間の電位差がビルドイツポテンシャル程度までは１１Ｃ
ｈＩ＞１Ｉｐｍ１となるのでソース〜ドレイン間にはＩ
ｃｈのみが流れると近似的には見なすことができるが、
電位差がそれ以上に拡がるとＩｃｈ＋ｈ、が流れること
になる。
イアスされればチヤンネルが形成され、ドレイン電流が
流れる。この時のチヤンネルを流れる電流をＩｃｈとす
る。加えて５と８とは同電位であるから基板１と２２と
の間の電位関係は順方向バイアスとなるので基板内のチ
ヤンネル部以外を流れる電流１ＰＮも流れる。この電流
は通常のダイオード電流と同じで゛あるからビルドイツ
ポテンシャルによる順方向電位降下現象が認められる。
したがつてこの場合には５と６との間には見掛上１ｃｈ
とＩＰＮとの和の電流が流れることになる。５と６との
間の電位差がビルドイツポテンシャル程度までは１１Ｃ
ｈＩ＞１Ｉｐｍ１となるのでソース〜ドレイン間にはＩ
ｃｈのみが流れると近似的には見なすことができるが、
電位差がそれ以上に拡がるとＩｃｈ＋ｈ、が流れること
になる。
以上要するに第１図に示す構造を有するｎ−ＭＯＳの場
合には２１と基板とは同電位であるから２１の電位が２
２の電位よりも高い時にゲート″を正にバイアス（ＶＧ
＞Ｖ２）させ、逆に２１の電位が２２の電位よりも低い
場合にはゲートを負にバイアス（Ｖ６くＶ２）させるよ
うな構成になるので５をアノードとし、６をカソードと
して作用するダイオードを実現したことになる。
合には２１と基板とは同電位であるから２１の電位が２
２の電位よりも高い時にゲート″を正にバイアス（ＶＧ
＞Ｖ２）させ、逆に２１の電位が２２の電位よりも低い
場合にはゲートを負にバイアス（Ｖ６くＶ２）させるよ
うな構成になるので５をアノードとし、６をカソードと
して作用するダイオードを実現したことになる。
また第１図に示す構造のＭＯＳがｎ形基板を用いるＰ−
Ｃｈ−ＭＯＳの場合には２１の電位が２２の電位よりも
低い時にゲートを負バイアス（Ｖ６く２）とし、２１の
電位が２２の電位よりも高い時にゲートを正バイアス（
Ｖ６〉Ｖ２）させる構成になるので、５をカソードとし
６をアノードとするダイオードを実現したことになる。
第６図は以上の原理的構成に基く本発明の一実施例を示
すものでＭＯＳＦＥＴ９としてはＮチヤンネル・エンハ
ンスメントタイプを使用している。
Ｃｈ−ＭＯＳの場合には２１の電位が２２の電位よりも
低い時にゲートを負バイアス（Ｖ６く２）とし、２１の
電位が２２の電位よりも高い時にゲートを正バイアス（
Ｖ６〉Ｖ２）させる構成になるので、５をカソードとし
６をアノードとするダイオードを実現したことになる。
第６図は以上の原理的構成に基く本発明の一実施例を示
すものでＭＯＳＦＥＴ９としてはＮチヤンネル・エンハ
ンスメントタイプを使用している。
・また被整流用の信号源となる交流電源６４は負荷６５
をとおしてＭＯＳＦＥＴ９のドレイン、ソースに接続さ
れ、且つＭＯＳＦＥＴ９のゲートは演算増幅器６６の出
力と接続されている。ここで、演算増幅器６６は基準電
圧部６７と交流電源から接続される２つの入力端があり
、一種のコンパレータを構成している。なお、基準電圧
部６７としては誤動作をしない範囲で低い電圧に設定さ
れる。而して、交流電源６４からの電源電圧が基準電圧
に達するとゲートに約１０の正の電圧が印加されるＭＯ
ＳＦＥＴ９は導通する。この導通状態は電源電圧が基準
電圧より小さくなるまで続き、その後ゲート電圧はほぼ
０となつてＭＯＳＦＥＴ９はオフ状態となる。第７図は
このときの電源電圧波形６８をゲート電圧波形６９、の
関係を示すもので、且つ第８図は従来のダイオードの電
流一電圧波形７０と本発明の整流装置による電流一電圧
特性７１の比較を示すものである。次に従来のＭＯＳＦ
ＥＴの使い方と本発明におけるＭＯＳＦＥＴの使い方の
差について第１図に示す構造のｎ−ＭＯＳの場合を想定
して簡単に説明すると、先ず従来は２１を負またはアー
ス電位とし２２を正電位としゲート７が正の場合にドレ
イン電流１ｄが６から５へ流れるようにして用いていた
。
をとおしてＭＯＳＦＥＴ９のドレイン、ソースに接続さ
れ、且つＭＯＳＦＥＴ９のゲートは演算増幅器６６の出
力と接続されている。ここで、演算増幅器６６は基準電
圧部６７と交流電源から接続される２つの入力端があり
、一種のコンパレータを構成している。なお、基準電圧
部６７としては誤動作をしない範囲で低い電圧に設定さ
れる。而して、交流電源６４からの電源電圧が基準電圧
に達するとゲートに約１０の正の電圧が印加されるＭＯ
ＳＦＥＴ９は導通する。この導通状態は電源電圧が基準
電圧より小さくなるまで続き、その後ゲート電圧はほぼ
０となつてＭＯＳＦＥＴ９はオフ状態となる。第７図は
このときの電源電圧波形６８をゲート電圧波形６９、の
関係を示すもので、且つ第８図は従来のダイオードの電
流一電圧波形７０と本発明の整流装置による電流一電圧
特性７１の比較を示すものである。次に従来のＭＯＳＦ
ＥＴの使い方と本発明におけるＭＯＳＦＥＴの使い方の
差について第１図に示す構造のｎ−ＭＯＳの場合を想定
して簡単に説明すると、先ず従来は２１を負またはアー
ス電位とし２２を正電位としゲート７が正の場合にドレ
イン電流１ｄが６から５へ流れるようにして用いていた
。
これに対し、本発明では２１を正電位とし、５５が負ま
たはアース電位としゲート７が正の場合にドレイン電流
が５から６へ流れるようにして用いている。すなわち、
みかけ上は本発明と従来とではソースとドレインが互い
に逆になつているものである。以上説明したように本発
明による整流装置の特徴は導通領域としてＭＯＳＦＥＴ
のドレイン電流線形領域を使用するためダイオードのも
つ立上り電圧が低く、順損失が小さくできることと電気
伝導に少数キヤリアが少ないため高速で使用できる（ス
イツチング損失が小）ことにある。
たはアース電位としゲート７が正の場合にドレイン電流
が５から６へ流れるようにして用いている。すなわち、
みかけ上は本発明と従来とではソースとドレインが互い
に逆になつているものである。以上説明したように本発
明による整流装置の特徴は導通領域としてＭＯＳＦＥＴ
のドレイン電流線形領域を使用するためダイオードのも
つ立上り電圧が低く、順損失が小さくできることと電気
伝導に少数キヤリアが少ないため高速で使用できる（ス
イツチング損失が小）ことにある。
またドレイン電圧は温度上昇に対し、ダイオードとは反
対に正の温度依存性を持つため、熱疾走は発生しにくい
特徴も有している。これにより複数個の並列運転も容易
であり、大電流の整流素子に適している。またＭＯＳＦ
ＥＴ、電源電圧極性検出装置、ゲート信号発生装置を集
積化し、個別半導体部品とすることにより小形化も可能
となる。従つてこのような本発明によれば損失が小さく
、高い整流効率をもつ整流装置を容易に得ることができ
る。
対に正の温度依存性を持つため、熱疾走は発生しにくい
特徴も有している。これにより複数個の並列運転も容易
であり、大電流の整流素子に適している。またＭＯＳＦ
ＥＴ、電源電圧極性検出装置、ゲート信号発生装置を集
積化し、個別半導体部品とすることにより小形化も可能
となる。従つてこのような本発明によれば損失が小さく
、高い整流効率をもつ整流装置を容易に得ることができ
る。
第１図はＭＯＳトランジスタの基本構造及び基板電位接
続を示す図、第２図は第１図のＭＯＳの電気的等価回路
図、第３図は本発明の原理構成図、第４図は本発明の構
成に用いるＭＯＳトランジスタの逆方向動作実現のため
のバイアス図、第５図は本発明の構成に用いるＭＯＳト
ランジスタの順方向動作実現のためのバイアス図、第６
図は本発明の一実施例を示す図、第７図は本発明で構成
されたＭＯＳトランジスタの動作を示すタイミングチヤ
ート、第８図は本発明によつて実現された整流回路の応
答特性を従来との対比において例示する曲線図である。 １・・・・・・基板、２１・・・・・・ソース（又はド
レイン）、２２・・・・・・ドレイン（又はソース）、
３・・・・・・ゲート絶縁膜、４・・・・・・ゲート、
５・・・・・・２１のとり出し端子、６・・・・・・２
２のとり出し端子、７・・・・・・４のとり出し端子、
８・・・・・・基板電位とり出し端子、９・・・・・・
本発明の構成に用いるＭＯＳトランジスタ、１０・・・
・・・ドレインとソース間に形成される寄生ダイオード
、２０・・・・・・電圧極性検出回路、２１，２２・・
・・・・２０の信号入力端子、３０・・・・・・ゲート
駆動回路、４１・・・・・・電源電圧端子、４２・・・
・・・電源電圧端子、６４・・・・・・電圧源、６５・
・・・・・負荷、６６・・・・・・ノ演算増幅器、６７
・・・・・・基準電圧部。
続を示す図、第２図は第１図のＭＯＳの電気的等価回路
図、第３図は本発明の原理構成図、第４図は本発明の構
成に用いるＭＯＳトランジスタの逆方向動作実現のため
のバイアス図、第５図は本発明の構成に用いるＭＯＳト
ランジスタの順方向動作実現のためのバイアス図、第６
図は本発明の一実施例を示す図、第７図は本発明で構成
されたＭＯＳトランジスタの動作を示すタイミングチヤ
ート、第８図は本発明によつて実現された整流回路の応
答特性を従来との対比において例示する曲線図である。 １・・・・・・基板、２１・・・・・・ソース（又はド
レイン）、２２・・・・・・ドレイン（又はソース）、
３・・・・・・ゲート絶縁膜、４・・・・・・ゲート、
５・・・・・・２１のとり出し端子、６・・・・・・２
２のとり出し端子、７・・・・・・４のとり出し端子、
８・・・・・・基板電位とり出し端子、９・・・・・・
本発明の構成に用いるＭＯＳトランジスタ、１０・・・
・・・ドレインとソース間に形成される寄生ダイオード
、２０・・・・・・電圧極性検出回路、２１，２２・・
・・・・２０の信号入力端子、３０・・・・・・ゲート
駆動回路、４１・・・・・・電源電圧端子、４２・・・
・・・電源電圧端子、６４・・・・・・電圧源、６５・
・・・・・負荷、６６・・・・・・ノ演算増幅器、６７
・・・・・・基準電圧部。
Claims (1)
- １ ソース、ドレイン、ゲートの三電極からなると共に
ゲート以外の第１の電極が基板と同電位になるよう接続
されて構成される絶縁ゲート電界効果トランジスタと、
この絶縁ゲート電界効果トランジスタの前記第１の電極
の電位とゲート以外の第２の電極間に印加される被整流
信号の極性を検出する電圧極性検出回路と、この電圧極
性検出回路からの信号を受けて前記絶縁ゲート電界効果
トランジスタのゲートに正又は負極性の電圧を送出する
ゲート駆動回路とを具備し、このゲート駆動回路の送出
電圧によつて前記絶縁ゲート電界効果トランジスタのチ
ャンネルを消滅、生成させ、チャンネル生成時には必ら
ずチャンネル電流の他にソース又はドレインのいずれか
一方の電極と基板との間にＰ−Ｎ順方向接合が形成され
それによる順方向接合電流が合せ流れるように前記各回
路間を接続したことを特徴とする整流装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223978A JPS5952632B2 (ja) | 1978-07-06 | 1978-07-06 | 整流装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223978A JPS5952632B2 (ja) | 1978-07-06 | 1978-07-06 | 整流装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5510827A JPS5510827A (en) | 1980-01-25 |
| JPS5952632B2 true JPS5952632B2 (ja) | 1984-12-20 |
Family
ID=13768852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8223978A Expired JPS5952632B2 (ja) | 1978-07-06 | 1978-07-06 | 整流装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952632B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142848U (ja) * | 1978-03-29 | 1979-10-03 | ||
| JPS5899816A (ja) * | 1981-12-09 | 1983-06-14 | Nec Corp | 整流回路 |
| US5744994A (en) * | 1996-05-15 | 1998-04-28 | Siliconix Incorporated | Three-terminal power mosfet switch for use as synchronous rectifier or voltage clamp |
-
1978
- 1978-07-06 JP JP8223978A patent/JPS5952632B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5510827A (en) | 1980-01-25 |
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