JPS595347A - 加算回路 - Google Patents
加算回路Info
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- JPS595347A JPS595347A JP57114576A JP11457682A JPS595347A JP S595347 A JPS595347 A JP S595347A JP 57114576 A JP57114576 A JP 57114576A JP 11457682 A JP11457682 A JP 11457682A JP S595347 A JPS595347 A JP S595347A
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- signal
- logic
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数桁の２つの数を加算する加算回路に関し、
特にＣＭＯＳトランジスタ（相補型絶縁ゲート電界効果
トランジスタ）を用いて構成する従来の加算回路を第１
図、第２図に示す０第１図は公知の全加算器であり、１
．２はＥＸＯＲ（排他的論理和）ゲートであり、３．４
．６はＨＡＮＤゲートであって、第１桁目の加算数ムｉ
。
特にＣＭＯＳトランジスタ（相補型絶縁ゲート電界効果
トランジスタ）を用いて構成する従来の加算回路を第１
図、第２図に示す０第１図は公知の全加算器であり、１
．２はＥＸＯＲ（排他的論理和）ゲートであり、３．４
．６はＨＡＮＤゲートであって、第１桁目の加算数ムｉ
。
第１桁目の被加算数Ｂｉ、第ｉ桁目への桁上げ信号Ｃ１
を入力して、第１桁目の和Ｓｉ、第ｉ千１桁目−・の桁
上げ信号Ｃｉ＋ ＋ を出力する機能のものである。
を入力して、第１桁目の和Ｓｉ、第ｉ千１桁目−・の桁
上げ信号Ｃｉ＋ ＋ を出力する機能のものである。
従って、ＳｉとＣｉ＋ ＋は・
Ｓにムｉ■Ｂｉ■Ｃ１
Ｃ１＋＋ ＝ Ａ１ｎ１ ＋ ｃｉ （Ａｉ■Ｂｉ）で
示される。第２図は、第１図の全加算器を用いて、加算
数Ａ、被加算数Ｂが共に４ビツトの場合の加算回路を示
す０ １０〜１３は第１図に示した全加算器であり。
示される。第２図は、第１図の全加算器を用いて、加算
数Ａ、被加算数Ｂが共に４ビツトの場合の加算回路を示
す０ １０〜１３は第１図に示した全加算器であり。
１０を構成する１〜６の各ゲートは、第１図に示す同付
番の各ゲートと全く同じものである０即ち、第２図の回
路はリップル・キャリー型の加算回路であり、加算数（
Ａ４Ａｓ Ａ２ ＡＴ ）と被加算数（８４Ｂ５８２
Ｂ＋）と第１桁目への桁上げ信号Ｃ＋を入力して、４ビ
ツトの和（８４８５８２Ｓりと第４桁目からの桁上げ信
号０５を出力する機能を持つ。
番の各ゲートと全く同じものである０即ち、第２図の回
路はリップル・キャリー型の加算回路であり、加算数（
Ａ４Ａｓ Ａ２ ＡＴ ）と被加算数（８４Ｂ５８２
Ｂ＋）と第１桁目への桁上げ信号Ｃ＋を入力して、４ビ
ツトの和（８４８５８２Ｓりと第４桁目からの桁上げ信
号０５を出力する機能を持つ。
加算数Ａｔ、被加算数Ｂｉ２桁上げ信号Ｃ＋が同時に入
力されたとすれば、和ＳＬを得るにはＲＸＯＲゲート（
排他的論理和ゲート）２段、＋０２についてはＲＸＯＲ
ゲート１段とＨＡＮＤゲート２段の遅延時間がそれぞれ
必要となり、ＲＸＯＲゲートを０ＭＯ８）ランジスタで
構成したとき、ＨＡＮＤ又はＮＯＲゲート２段相当の遅
延時間とみなせるから、和Ｓ１はゲート４段分の遅延、
最終の桁上げ信号Ｃ５はゲート１０段分の遅延時間を待
つて得られる。一般に、ｎビット数同士の加算の場合、
クリティカルパスである桁上げ信号Ｏｎ＋１ を得る
ためには、グー）２ｎ＋２段分の遅延時間が必要となる
０ 本発明は、従来の加算回路の長いクリティカルバスを大
幅に短縮し、高速に加算することのできる加算回路を提
供しようとするものである。
力されたとすれば、和ＳＬを得るにはＲＸＯＲゲート（
排他的論理和ゲート）２段、＋０２についてはＲＸＯＲ
ゲート１段とＨＡＮＤゲート２段の遅延時間がそれぞれ
必要となり、ＲＸＯＲゲートを０ＭＯ８）ランジスタで
構成したとき、ＨＡＮＤ又はＮＯＲゲート２段相当の遅
延時間とみなせるから、和Ｓ１はゲート４段分の遅延、
最終の桁上げ信号Ｃ５はゲート１０段分の遅延時間を待
つて得られる。一般に、ｎビット数同士の加算の場合、
クリティカルパスである桁上げ信号Ｏｎ＋１ を得る
ためには、グー）２ｎ＋２段分の遅延時間が必要となる
０ 本発明は、従来の加算回路の長いクリティカルバスを大
幅に短縮し、高速に加算することのできる加算回路を提
供しようとするものである。
以下図面を参照して本発明の詳細な説明する０第３図、
第４図は本発明の加算回路に用いる全加算器の一実施例
である。第３図はタイプ１の全加算器であり、第１桁目
の加算数ムｉ、第１桁目の被加算数Ｂｉ、第ｉ桁目への
桁上げ信号Ｃｉｉ入力し。
第４図は本発明の加算回路に用いる全加算器の一実施例
である。第３図はタイプ１の全加算器であり、第１桁目
の加算数ムｉ、第１桁目の被加算数Ｂｉ、第ｉ桁目への
桁上げ信号Ｃｉｉ入力し。
第１桁目の和＋３ｉと第１＋１桁目への桁上げ信号Ｃｉ
＋ｔを出力する機能を有するものである０又。
＋ｔを出力する機能を有するものである０又。
第４図はタイプ２の全加算器であり、加算数Ａｉ。
被加算数８１９桁上げ信号Ｃｉを入力し、和Ｓｉと第１
＋１桁目への桁上げ信号Ｃｉ＋＋を出力する機能を有す
るものである。第３図において、１ａ、２ａ。
＋１桁目への桁上げ信号Ｃｉ＋＋を出力する機能を有す
るものである。第３図において、１ａ、２ａ。
３ａは０ＭＯ８）ランジスタ構成の論理ゲートであり、
共に同じ機能を有するものである０論理ゲート１１Ｌ（
２１Ｌ、３１Ｌも同様）は、ＩＬ−６の６つの入力信号
を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）か、又は！
Ｌ＝ｄ＝１５＝１のとき、出力ｒ＝。
共に同じ機能を有するものである０論理ゲート１１Ｌ（
２１Ｌ、３１Ｌも同様）は、ＩＬ−６の６つの入力信号
を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）か、又は！
Ｌ＝ｄ＝１５＝１のとき、出力ｒ＝。
（低論理レベル）となり、ａ＝ｂ＝ｃ＝ｏか、又はａ−
ｄ−θ−０のとき、出力ｆ＝１となり、上記以外の入力
条件のときには、出力ｆは高インピーダンス状態となる
。４２Ｌは、２人力（ｇ、ｈ）の論理ゲートであり、ｇ
＝ｈ＝１のとき、出力に一〇となり、ｇ＝ｈ−ｏのとき
、出力に＝１となリ、それ以外の入力条件では出力には
高インピーダンス状態となる。６＆、６１Ｌ、７Ｎは、
公知の０ＭＯ８構成のインバータである。
ｄ−θ−０のとき、出力ｆ＝１となり、上記以外の入力
条件のときには、出力ｆは高インピーダンス状態となる
。４２Ｌは、２人力（ｇ、ｈ）の論理ゲートであり、ｇ
＝ｈ＝１のとき、出力に一〇となり、ｇ＝ｈ−ｏのとき
、出力に＝１となリ、それ以外の入力条件では出力には
高インピーダンス状態となる。６＆、６１Ｌ、７Ｎは、
公知の０ＭＯ８構成のインバータである。
１０１Ｌ 〜１４！Ｌ 、２０！Ｌ−２４１Ｌ 、３０
！Ｌ−３４Ｌ 、４０１Ｌ。
！Ｌ−３４Ｌ 、４０１Ｌ。
４１ａはＰチャネル・トランジスタであり、１６１Ｌ−
１９＆ 、２６ａ−２９１Ｌ 、３５ａ 〜３９Ｌ 、
４２１Ｌ 、４３１ＬはＮチャネル・トランジスタであ
って５両トランジスタ共に、ソース端子に矢印を付して
示す。論理グー）１１Ｌ、２！Ｌの出力を共通接続し、
接続点に和Ｓ１を得、論理グー）３ＩＬ、４１Ｌの出力
を共通接続し、接続点に桁上は信号Ｃ１＋１を得る。
１９＆ 、２６ａ−２９１Ｌ 、３５ａ 〜３９Ｌ 、
４２１Ｌ 、４３１ＬはＮチャネル・トランジスタであ
って５両トランジスタ共に、ソース端子に矢印を付して
示す。論理グー）１１Ｌ、２！Ｌの出力を共通接続し、
接続点に和Ｓ１を得、論理グー）３ＩＬ、４１Ｌの出力
を共通接続し、接続点に桁上は信号Ｃ１＋１を得る。
入力信号ムｉ、 Ｂｉ、 Ｃｉ に対する論理グート
ト１２１Ｌの出力と和Ｓ１を第１表の真理値表に、また
。
ト１２１Ｌの出力と和Ｓ１を第１表の真理値表に、また
。
論理ゲートｓ ａ ＋ ４１Ｌの出力と桁上げ信号Ｏｉ
＋＋を第２表の真理値表に示す。
＋＋を第２表の真理値表に示す。
く以 下 余 白〉
第 １ 表
第 ２ 表
一例として、Ａｉ＝０ 、 Ｂｉ＝１． Ｃ１＝Ｏ（７
）場合には、Ｐチャネル・トランジスタＩＱＩＬ、１１
＆。
）場合には、Ｐチャネル・トランジスタＩＱＩＬ、１１
＆。
１４１Ｌが同時にオンして、論理ゲート１ａの出力は１
．論理ケー）２１Ｌは高出力インピーダンスとなりて、
和Ｓｉは１となり、Ｐチャネル・トランジスタ３０１Ｌ
、 ３１ ！Ｌ 、 ３４＆が同時にオンして、論理
ゲート３＆の出力は１．論理ゲート４ａは高出力インピ
ーダンスとなって１桁上げ信号（口昌−は１となる。
．論理ケー）２１Ｌは高出力インピーダンスとなりて、
和Ｓｉは１となり、Ｐチャネル・トランジスタ３０１Ｌ
、 ３１ ！Ｌ 、 ３４＆が同時にオンして、論理
ゲート３＆の出力は１．論理ゲート４ａは高出力インピ
ーダンスとなって１桁上げ信号（口昌−は１となる。
第１．２表の真理値表から、 Ｓｉ、 司四〒は次式で
表わされ、タイプ１全加算器として動作していることが
わかる。
表わされ、タイプ１全加算器として動作していることが
わかる。
Ｓｉ ＝ Ａｉ■Ｂ１■Ｃ１
０１＋ｌ ＝ Ａ１Ｂ１ ＋ Ｂ１Ｃ１＋Ｃｉムｉ
次に、第３図のタイプ１全加算器の加算時間を見積る。
次に、第３図のタイプ１全加算器の加算時間を見積る。
入力信号ａｉ、 Ｂｉ、 ａｔが同時に入力されたとす
ると、インバータ５ａ 、 ６１Ｌ 、 ７１Ｌ で、
それぞれＡｉ。
ると、インバータ５ａ 、 ６１Ｌ 、 ７１Ｌ で、
それぞれＡｉ。
Ｃｉ の６つの信号が論理ゲート１＆〜４乙に入力さ
れるから、Ｓｉは、インバータ１段と論理ゲート（１ａ
又は２ａ）１段の、ゲート２段の遅延時間で、また２桁
上げ信号Ｃｉ＋＋も同様に、インバータ１段と論理ゲー
ト（３１Ｌ又は４ａ）１段の、ゲート２段の遅延時間以
内の時間で得られる。
れるから、Ｓｉは、インバータ１段と論理ゲート（１ａ
又は２ａ）１段の、ゲート２段の遅延時間で、また２桁
上げ信号Ｃｉ＋＋も同様に、インバータ１段と論理ゲー
ト（３１Ｌ又は４ａ）１段の、ゲート２段の遅延時間以
内の時間で得られる。
次に、入力信号ｉｉ、Ｂｉが先に入力され、遅れて０１
が入力されたとすれば、Ｃｉが倒来したとき。
が入力されたとすれば、Ｃｉが倒来したとき。
論理ゲート１！Ｌ−４！ＬのＡｉ、 Ｂｉ、 Ａｉ、
Ｂｉ の入力されているトランジスタは、既にオンかオ
フか然るべき状態になってしまりでいるから、和Ｓｉが
得られるのは、インバータ５１Ｌと論理ゲート２１Ｌの
。
Ｂｉ の入力されているトランジスタは、既にオンかオ
フか然るべき状態になってしまりでいるから、和Ｓｉが
得られるのは、インバータ５１Ｌと論理ゲート２１Ｌの
。
ゲート２段の遅延時間で、また１桁上げ信号ｑ１乙□に
ついては、論理グー）３１Ｌの、ゲート１段の遅延時間
以内の時間で得られる。
ついては、論理グー）３１Ｌの、ゲート１段の遅延時間
以内の時間で得られる。
次に、第４図のタイプ２全加算器について説明する。
第４図において、１ｂ、２ｂ、３ｂ、４ｂはＣＭＯＳト
ランジスタ構成の論理ゲートであり、それぞれ第３図の
１ａ、２１Ｌ、３ａ、４ａ と全く同じ機能を有するも
のである。６ｂ、ｅｂ、７ｂは、公知の０ＭＯ５構成の
インバータである。
ランジスタ構成の論理ゲートであり、それぞれ第３図の
１ａ、２１Ｌ、３ａ、４ａ と全く同じ機能を有するも
のである。６ｂ、ｅｂ、７ｂは、公知の０ＭＯ５構成の
インバータである。
１ｏｂ−１４ｂ、 ２０ｂ−２４ｂ、 ３ｏｂ−３４ｂ
、 ４０ｂ。
、 ４０ｂ。
４１ｂはＰチャネル・トランジスタであり、１５ｂ〜１
９ｂ、２５ｂ〜２９ｂ、３６ｂ〜３９ｂ、４２ｂ、 ４
ａｂはＮチャネルのトランジスタでありて１両トランジ
スタ共に、ソースに矢印を付して示す。論理ゲ−）１
ｂ 、 ２ｂの出力を共通接続し、接続点に和Ｓｉを得
、論理ゲートｓｂ 、 ４ｂの出力分共通接続し、接続
点に桁上げ信号Ｃ１＋１を得る。
９ｂ、２５ｂ〜２９ｂ、３６ｂ〜３９ｂ、４２ｂ、 ４
ａｂはＮチャネルのトランジスタでありて１両トランジ
スタ共に、ソースに矢印を付して示す。論理ゲ−）１
ｂ 、 ２ｂの出力を共通接続し、接続点に和Ｓｉを得
、論理ゲートｓｂ 、 ４ｂの出力分共通接続し、接続
点に桁上げ信号Ｃ１＋１を得る。
入力信号Ａｉ、 Ｂｉ、 Ｃｉに対する論理ゲート１ｂ
。
。
２ｂの出力と和Ｓｉを第３表の真理値表に、また。
論理グー）３ｋ）、４ｂの出力と桁上げ信号Ｃ１−ｚを
第４表の真理値表に示す。
第４表の真理値表に示す。
く以 下 余 白〉
第 ３ 表
第 ４ 表
一例として、 Ａｉ＝１． Ｂｉ＝Ｏ，Ｃ１＝Ｏノ場
合ＫＵ、Ｎチャネル・トランジスタ１ ｓｓｂ 、 １
ｅｂ 。
合ＫＵ、Ｎチャネル・トランジスタ１ ｓｓｂ 、 １
ｅｂ 。
１７ｂが同時にオンして、論理ゲート１ｂの出力は０、
論理グー）２ｂは高出力インピーダンスとなって、和８
ｉは０となり、Ｐチャネル・トランジスタ３２ｂ、３３
ｂ、３４ｂが同時にオンして、論理ゲ−）３ｂの出力は
１．論理グー）４ｂは高出力インピーダンスとなって１
桁上げ信号Ｃ４＋ １は１となる。
論理グー）２ｂは高出力インピーダンスとなって、和８
ｉは０となり、Ｐチャネル・トランジスタ３２ｂ、３３
ｂ、３４ｂが同時にオンして、論理ゲ−）３ｂの出力は
１．論理グー）４ｂは高出力インピーダンスとなって１
桁上げ信号Ｃ４＋ １は１となる。
第３．４表の真理値表から、Ｓｉ、Ｃ１＋１は次式で表
わされ、タイプ２全加算器として動作することがわかる
。
わされ、タイプ２全加算器として動作することがわかる
。
Ｓｉ ＝ムｉ■Ｂ１■（Ｃｉ）
Ｃｉ＋＋ ＝ Ａ１Ｂ１ ＋ （（ｊｉ）（Ａｉ■Ｂｉ
）次に・第４図のタイプ２全加算器の加算時間を見積る
が、同図タイプ２全加算器の入力Ａｉ、 Ｂｉ。
）次に・第４図のタイプ２全加算器の加算時間を見積る
が、同図タイプ２全加算器の入力Ａｉ、 Ｂｉ。
但から和Ｓｉ、桁上げ信号ｃｌ＋、迄のゲート段数は、
第３図のタイプ１全加算器のゲート段数と全く同じであ
るから、加算時間も同じである。
第３図のタイプ１全加算器のゲート段数と全く同じであ
るから、加算時間も同じである。
第６図に本発明による４ビツト加算回路の実施例を示す
。第６図の５１．６３は第３図のタイプ１全加算器であ
り、５２．６４は第４図のタイプ２全加算器であって、
奇数ビット目にタイプ１の偶数ビット目にタイプ２の全
加算器がそれぞれ配置された構成になりている。タイプ
１全加算器６１、タイプ２全加算器６２中の構成要素１
ａ〜７ａ 、 １ ｂ〜７ｂはそれぞれ、第３図、第４
図中の同番号の構成要素と同じものである。
。第６図の５１．６３は第３図のタイプ１全加算器であ
り、５２．６４は第４図のタイプ２全加算器であって、
奇数ビット目にタイプ１の偶数ビット目にタイプ２の全
加算器がそれぞれ配置された構成になりている。タイプ
１全加算器６１、タイプ２全加算器６２中の構成要素１
ａ〜７ａ 、 １ ｂ〜７ｂはそれぞれ、第３図、第４
図中の同番号の構成要素と同じものである。
加算数（Ａ４ Ａ５１２ Ａｔ ） 、被加算数（Ｂｓ
ＢＳ Ｂ２ Ｂ＋）。
ＢＳ Ｂ２ Ｂ＋）。
桁上げ信号Ｃ１を入力し、４ビツトの和（Ｓ４８５８２
８１９と第４桁目からの桁上げ信号Ｃ５を出力する。各
ブロック６１〜６４の動作が第３図と第４図の説明で明
らかであるから、詳細な説明は省略する。さて、加算数
Ａｉ、被加算数Ｂｉ（ｉ＝１〜４）１桁上げ信号Ｃ１が
同時に入力されたとすれば、和Ｓ１は論理ゲート（１＆
、又は２！Ｌ）１段とインバータ１段の。
８１９と第４桁目からの桁上げ信号Ｃ５を出力する。各
ブロック６１〜６４の動作が第３図と第４図の説明で明
らかであるから、詳細な説明は省略する。さて、加算数
Ａｉ、被加算数Ｂｉ（ｉ＝１〜４）１桁上げ信号Ｃ１が
同時に入力されたとすれば、和Ｓ１は論理ゲート（１＆
、又は２！Ｌ）１段とインバータ１段の。
ゲート２段の遅延時間で、 Ｃ２は論理グー） （３ａ
。
。
又は４！Ｌ）１段とインバータ１段の、ゲート２段の遅
延時間で得られ、クリティカルパスである桁上げ信号Ｃ
５は、 Ｃ２から０５ までゲート３段分の遅延時間
となるから、ゲート６段の遅延時間だけで得られること
になる。
延時間で得られ、クリティカルパスである桁上げ信号Ｃ
５は、 Ｃ２から０５ までゲート３段分の遅延時間
となるから、ゲート６段の遅延時間だけで得られること
になる。
一般に、ｎビット数同志の加算の場合、クリティカルパ
スである桁上げ信号０ｎ−ｘＦｉ、グー）ｎ＋１段分の
遅延時間だけで得られる。これは、第２図の従来回路の
クリティカルパス遅延時間、ゲ−） ２ ｎ ＋ ２段
分と比べて、２分の１に短縮された値となる。即ち、従
来の回路に対して、２倍の加算速度で加算できることに
なる。
スである桁上げ信号０ｎ−ｘＦｉ、グー）ｎ＋１段分の
遅延時間だけで得られる。これは、第２図の従来回路の
クリティカルパス遅延時間、ゲ−） ２ ｎ ＋ ２段
分と比べて、２分の１に短縮された値となる。即ち、従
来の回路に対して、２倍の加算速度で加算できることに
なる。
桁上げ信号Ｃｉ＋＋ 、 Ｏｉ＋＋論理ゲート（３Ｉ
Ｌと４１Ｌ 、３ｂと４ｂ）でドライブされているため
。
Ｌと４１Ｌ 、３ｂと４ｂ）でドライブされているため
。
例えば、トランスファ・ゲートを直列接続した構成の桁
上げ信号伝搬径路の伝搬遅延よりも小さい遅延時間で桁
上げ信号を伝搬させるように設計することが容易に可能
である。
上げ信号伝搬径路の伝搬遅延よりも小さい遅延時間で桁
上げ信号を伝搬させるように設計することが容易に可能
である。
以上説明したように本発明によれば、簡単な回路構成で
、従来の２倍の加算速度を有する全加算器を得、クリテ
ィカルパスである桁上げ信号伝搬径路を大幅に短縮して
、高速加算動作が可能な加算回路が得られ、その効果は
極めて大きいもので
、従来の２倍の加算速度を有する全加算器を得、クリテ
ィカルパスである桁上げ信号伝搬径路を大幅に短縮して
、高速加算動作が可能な加算回路が得られ、その効果は
極めて大きいもので
第１図は全加算器の従来例を示す図、第２図は４ビツト
加算回路の従来例を示す図、第３図、第４図は、それぞ
れ本発明のタイプ１．タイプ２全加算器の実施例を示す
図、第６図は本発明の４ビツト加算回路の実施例を示す
図である０１１Ｌ−４１Ｌ 、 １ ｂ−４ｂ・＝・・
・論理ゲート、６ａ〜７１Ｌ 、６ｂ〜７ｂ・・・・・
・インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名：Ｉ
Ｓ ４ 図 第５図 Ｉ
加算回路の従来例を示す図、第３図、第４図は、それぞ
れ本発明のタイプ１．タイプ２全加算器の実施例を示す
図、第６図は本発明の４ビツト加算回路の実施例を示す
図である０１１Ｌ−４１Ｌ 、 １ ｂ−４ｂ・＝・・
・論理ゲート、６ａ〜７１Ｌ 、６ｂ〜７ｂ・・・・・
・インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名：Ｉ
Ｓ ４ 図 第５図 Ｉ
Claims (1)
- （１）第１．第２．第３．第４．第６の入力を有し。 前記第１．第２．第３の入力が共にハイレベルの第１の
場合、又は前記第１．第４．第６の入力が共にハイレベ
ルの第２の場合の少なくとも一方の場合出力がローレベ
ルとなり、前記第１゜第２．第３の入力が共にローレベ
ルの第３の場合、又は前記第１．第４．第６の入力が共
にローレベルの第４の場合の少なくとも一方の場合出力
がハイレベルとなり、前記第１〜第４の場合以外の入力
条件のときには、出力は高インピーダンス状態となる第
１．第２．第３の論理ゲートと、第６．第７の入力を有
し、前記第６゜第７の入力が共にハイレベルの第６の場
合、出力がローレベルとなり、前記第一〇、第７の入力
が共にローレベルの第６の場合、出力がノ・イレベルと
なり、前記第６．第６の場合以外の入力条件のときには
、出力は高インピーダンス状態となる第４の論理ゲート
とを具備し、第１の入力信号を前記第１の論理ゲートの
第２の入力と。 前記第２の論理ゲートの第２の入力と、前記第３の論理
ゲートの第２の入力とに入力し、前記第１の入力信号の
反転信号を前記第１の論理ゲートの第６の入力と、前記
第２の論理ゲートの第４の入力と、前記第３の論理ゲー
トの第５の入力とに入力し、第２の入力信号を前記第１
の論理ゲートの第４の入力と、前記第４の論理ゲートの
第３の入力と、前記第３の論理ゲートの第４の入力とに
入力し、前記第２の入力信号の反転信号を前記第１の論
理ゲートの第３の入力と、前記第２の論理ゲートの第６
の入力と、前記第３の論理ゲートの第３の入力とに入力
し、第３の入力信号を前記第３の論理ゲートの第１の入
力に入力し、前記第１．第２の論理ゲートの出力を共通
接続し、前記第３．第４の論理ゲートの出力を共通接続
して、前記第３の入力信号を前記第１の論理ゲートの第
１の入力に、前記第３の入力信号の反転信号を前記第２
の論理ゲートの第１の入力に、前記第１の入力信号を前
記第４の論理ゲートの第６の入力に、前記第２の入力信
号を前記第４の論理ゲートの第７の入力に、それぞれ入
力するか、あるいは前記第３の入力信号の反転信号を前
記第１の論理ゲートの第１の入力に、前記第３の入力信
号を前記第２の論理ゲートの第１の入力に、前記第１の
入力信号の反転信号を前記第４の論理ゲートの第６の入
力に、前記第２の入力信号の反転信号を前記第４の論理
ゲートの第７の入力に、それぞれ入力するように構成し
たことを特徴とする加算回路。 （ロ）） 第３の入力信号が桁上げ入力信号であること
を特徴とする特許請求の範囲第１項記載の加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114576A JPS595347A (ja) | 1982-06-30 | 1982-06-30 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114576A JPS595347A (ja) | 1982-06-30 | 1982-06-30 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595347A true JPS595347A (ja) | 1984-01-12 |
Family
ID=14641291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114576A Pending JPS595347A (ja) | 1982-06-30 | 1982-06-30 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595347A (ja) |
-
1982
- 1982-06-30 JP JP57114576A patent/JPS595347A/ja active Pending
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