JPH0411953B2 - - Google Patents
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- JPH0411953B2 JPH0411953B2 JP59237435A JP23743584A JPH0411953B2 JP H0411953 B2 JPH0411953 B2 JP H0411953B2 JP 59237435 A JP59237435 A JP 59237435A JP 23743584 A JP23743584 A JP 23743584A JP H0411953 B2 JPH0411953 B2 JP H0411953B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- recall
- flip
- flop
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に関し、特に
電気的に消去可能なプログラマブル・リード・オ
ンリー・メモリ（EEPROM）をバツクアツプメ
モリとしてセル単位で１対１にスタテイツク形ラ
ンダムアクセスメモリ（SRAM）と組合せ集積
した不揮発性（ノン・ボラタイル）ランダムアク
セスメモリ（NVRAM）装置に関する。
電気的に消去可能なプログラマブル・リード・オ
ンリー・メモリ（EEPROM）をバツクアツプメ
モリとしてセル単位で１対１にスタテイツク形ラ
ンダムアクセスメモリ（SRAM）と組合せ集積
した不揮発性（ノン・ボラタイル）ランダムアク
セスメモリ（NVRAM）装置に関する。
NVRAMは、既に知られるように、EEPROM
とSRAMをメモリセル単位で１対１に組合せ集
積して構成され、電源遮断時にSRAMに記憶さ
れているデータをEEPROMに退避し（ストア
し）、電源投入時に再びSRAMに呼び戻す（リコ
ールする）ように機能するものである。
とSRAMをメモリセル単位で１対１に組合せ集
積して構成され、電源遮断時にSRAMに記憶さ
れているデータをEEPROMに退避し（ストア
し）、電源投入時に再びSRAMに呼び戻す（リコ
ールする）ように機能するものである。
第３図ａ、第４図ａは従来のNVRAMの一例
を示す回路図であり、第３図ｂ、第４図ｂはそれ
ぞれリコール時の電源VCC、リコール信号RCL、
制御信号VRのタイミング図である。第３図ａの
回路については特願昭59−191039号、第４図ａの
回路については特開昭58−45697号に詳述されて
いる。
を示す回路図であり、第３図ｂ、第４図ｂはそれ
ぞれリコール時の電源VCC、リコール信号RCL、
制御信号VRのタイミング図である。第３図ａの
回路については特願昭59−191039号、第４図ａの
回路については特開昭58−45697号に詳述されて
いる。
第３図ａ、第４図ａにおいてはデイプレツシヨ
ントランジスタT1，T2、エンハンスメントトラ
ンジスタT3，T4がSRAMセルを構成している。
また不揮発性メモリセルは第３図ａではゲート
FGがフローテイン状態とされたT6により構成さ
れ、第４図ａではFLOTOX（Floating−gate
Tunnel Oxide）構造のトランジスタによつて構
成される。不揮発性メモリセルへのデータの書込
みはT6，T7のフローテイングゲートへの電子の
注入又はフローテイングゲートからの電子の放出
を行なうことによつて行われる。その結果、T6，
T7のしきい値が変わり、T6，T7がSRAMのデー
タに応じてオン又はオフ状態とされる。一方、リ
コール動作は以下のようにして行われる。即ち、
第３図ａでは第３図ｂの如くリコートランジスタ
T5がオンとされてから電源VCCが立上げられる。
この時T6がオンしていればノードN2が低レベル
なのでN1の電位のみが上昇し、T4がオン、T3が
オフとなり、N1が高レベルN2が低レベルとな
る。一方、T6がオフしているときにはN2がフロ
ーテイング状態になつているのでT1〜T4よりな
るフリツプフロツプの状態が一定に定まらない。
そこでT6がオフの時にはT6がオンのときとは反
対の状態にフリツプフロツプの状態が定まるよう
に何らかの手段をとらなければならない。そのた
め、従来はフリツプフロツプの状態がアンバラン
スになる様に回路を構成していた。このフリツプ
フロツプ回路のアンバランス状態は負荷トランジ
スタT1，T2や容量C1、C2の大小によつて設定さ
れる。例えば、負荷トランジスタT1，T2のアン
バランスは各々のトランジスタのチヤネル幅
（Ｗ）とチヤネル長(L)とによるＷ／Ｌの大小関係
で決められ、容量C1、C2の容量値のアンバラン
スはパターンの形状に伴つて決められる。例えば
容量値をC1＞C2という関係にするとT6がオフし
ているときのリコール動作は以下の様にして行わ
れる。即ち、電源電圧VCCが立上つたときには容
量C1＞C2とすると、ノードN1の電位はノードN2
に比べて遅く立上るのでノードN1はＬレベル、
ノードN2はＨレベルとなる。一方、T6がオンの
ときには前述したようにN2は強制的にＬレベル
に押えられるので、ノードN1がＨレベル、N2が
Ｌレベルとなる。またデイプレツシヨン形の負荷
トランジスタT1，T2のチヤネル幅Ｗとチヤネル
長Ｌとの関係は、一般に、Ｗが大きければ大きい
程流れる電流は大きくなり、Ｌが小さければ小さ
い程流れる電流は大きくなるので、Ｗ／Ｌの値は
即ち抵抗値の大小と等価であり、C1、C2に大小
関係を持たせる代りにたの負荷即ちＷ／Ｌに大小
関係をもたせて上記のリコール動作を行わせるこ
ともできる。第４図ａの場合には、リコール時に
VRが立上げられるのでT7のオン・オフとN1、N2
のレベルとの関係が第３図ａとは逆になるだけ
で、その他の基本動作は第３図ａと同様である。
つまり、T7がオンのときにはN2がＨレベル、N1
がＬレベルとなりT7がオフのときにはこの逆と
なる。但し、容量値の関係はC1＜C2の場合であ
る。
ントランジスタT1，T2、エンハンスメントトラ
ンジスタT3，T4がSRAMセルを構成している。
また不揮発性メモリセルは第３図ａではゲート
FGがフローテイン状態とされたT6により構成さ
れ、第４図ａではFLOTOX（Floating−gate
Tunnel Oxide）構造のトランジスタによつて構
成される。不揮発性メモリセルへのデータの書込
みはT6，T7のフローテイングゲートへの電子の
注入又はフローテイングゲートからの電子の放出
を行なうことによつて行われる。その結果、T6，
T7のしきい値が変わり、T6，T7がSRAMのデー
タに応じてオン又はオフ状態とされる。一方、リ
コール動作は以下のようにして行われる。即ち、
第３図ａでは第３図ｂの如くリコートランジスタ
T5がオンとされてから電源VCCが立上げられる。
この時T6がオンしていればノードN2が低レベル
なのでN1の電位のみが上昇し、T4がオン、T3が
オフとなり、N1が高レベルN2が低レベルとな
る。一方、T6がオフしているときにはN2がフロ
ーテイング状態になつているのでT1〜T4よりな
るフリツプフロツプの状態が一定に定まらない。
そこでT6がオフの時にはT6がオンのときとは反
対の状態にフリツプフロツプの状態が定まるよう
に何らかの手段をとらなければならない。そのた
め、従来はフリツプフロツプの状態がアンバラン
スになる様に回路を構成していた。このフリツプ
フロツプ回路のアンバランス状態は負荷トランジ
スタT1，T2や容量C1、C2の大小によつて設定さ
れる。例えば、負荷トランジスタT1，T2のアン
バランスは各々のトランジスタのチヤネル幅
（Ｗ）とチヤネル長(L)とによるＷ／Ｌの大小関係
で決められ、容量C1、C2の容量値のアンバラン
スはパターンの形状に伴つて決められる。例えば
容量値をC1＞C2という関係にするとT6がオフし
ているときのリコール動作は以下の様にして行わ
れる。即ち、電源電圧VCCが立上つたときには容
量C1＞C2とすると、ノードN1の電位はノードN2
に比べて遅く立上るのでノードN1はＬレベル、
ノードN2はＨレベルとなる。一方、T6がオンの
ときには前述したようにN2は強制的にＬレベル
に押えられるので、ノードN1がＨレベル、N2が
Ｌレベルとなる。またデイプレツシヨン形の負荷
トランジスタT1，T2のチヤネル幅Ｗとチヤネル
長Ｌとの関係は、一般に、Ｗが大きければ大きい
程流れる電流は大きくなり、Ｌが小さければ小さ
い程流れる電流は大きくなるので、Ｗ／Ｌの値は
即ち抵抗値の大小と等価であり、C1、C2に大小
関係を持たせる代りにたの負荷即ちＷ／Ｌに大小
関係をもたせて上記のリコール動作を行わせるこ
ともできる。第４図ａの場合には、リコール時に
VRが立上げられるのでT7のオン・オフとN1、N2
のレベルとの関係が第３図ａとは逆になるだけ
で、その他の基本動作は第３図ａと同様である。
つまり、T7がオンのときにはN2がＨレベル、N1
がＬレベルとなりT7がオフのときにはこの逆と
なる。但し、容量値の関係はC1＜C2の場合であ
る。
上記の構成のものにあつては、容量C1、C2は
集積回路のレイアウト設計時においてパターンに
伴つて必然的に決められる容量を理想とするが、
実際にはノードN1に生ずる容量C1はトランジス
タT1，T3に依存し、ノードN2に生ずる容量C2は
トランジスタT2，T4，T5，T6等に依存するので
容量C2の方が大きくなつてしまい、このためC1
＞C2の条件を満足させるためには容量C1を意図
的に大きくする必要があり、その結果セル面積の
増大を来している。一方、負荷トランジスタT1，
T2に差をつける、即ち、例えば、T1＞T2とする
ためにはチヤネル幅Ｗ又はチヤネル長Ｌの寸法に
差をつける必要があり、やはりセル面積の増大を
来している。さらに、T1とT2あるいはC1とC2を
アンバランスにするということは、SRAMの特
性としてノードN1のＬレベルとノードN2のＬレ
ベルあるいはノードN2のＨレベルとノードN2の
Ｈレベルとの関係（レベル自体および充放電速
度）が非対称となりその結果アクセスが遅くなる
という問題があり、またT1とT2のアンバランス
ではかなりのセル電流のアンバランスを必要とす
るためにその結果消費電流の増大を来すという問
題がある。その結果負荷トランジスタを高抵抗ポ
リシリコンに置換えることがさまたげられてい
る。
集積回路のレイアウト設計時においてパターンに
伴つて必然的に決められる容量を理想とするが、
実際にはノードN1に生ずる容量C1はトランジス
タT1，T3に依存し、ノードN2に生ずる容量C2は
トランジスタT2，T4，T5，T6等に依存するので
容量C2の方が大きくなつてしまい、このためC1
＞C2の条件を満足させるためには容量C1を意図
的に大きくする必要があり、その結果セル面積の
増大を来している。一方、負荷トランジスタT1，
T2に差をつける、即ち、例えば、T1＞T2とする
ためにはチヤネル幅Ｗ又はチヤネル長Ｌの寸法に
差をつける必要があり、やはりセル面積の増大を
来している。さらに、T1とT2あるいはC1とC2を
アンバランスにするということは、SRAMの特
性としてノードN1のＬレベルとノードN2のＬレ
ベルあるいはノードN2のＨレベルとノードN2の
Ｈレベルとの関係（レベル自体および充放電速
度）が非対称となりその結果アクセスが遅くなる
という問題があり、またT1とT2のアンバランス
ではかなりのセル電流のアンバランスを必要とす
るためにその結果消費電流の増大を来すという問
題がある。その結果負荷トランジスタを高抵抗ポ
リシリコンに置換えることがさまたげられてい
る。
本発明は上記した問題点を解決した不揮発性半
導体装置（NVRAM）であつて、SRAMの負荷
に供給する電源を各々異なるタイミングで供給す
ることに着目し、これによりノードN1，N2に接
続された負荷トランジスタあるいは容量をアンバ
ランス状態に設定する必要がなく、これによりセ
ル面積は減少し、SRAMの動作特性は改善され
かつ低消費電流化が可能なNVRAMを提供する
ものであり、その手段は、一対の負荷を有するフ
リツプフロツプと、該フリツプフロツプにリコー
ル用トランジスタを介して接続された不揮発性メ
モリトランジスタと、該不揮発性メモリトランジ
スタに記憶されている情報の該フリツプフロツプ
へのリコールを指示するアレイリコール信号に応
答して前記リコール用トランジスタを一時的に導
通させるパルス信号を発生するとともに、前記一
対の負荷に対する電源電圧を互いにずれたタイミ
ングで印加するための制御回路とを具備し、前記
電源電圧の印加タイミングのずれによつて前記フ
リツプフロツプが一方の状態に設定されるか、も
しくは前記不揮発性メモリトランジスタの状態に
よつて前記フリツプフロツプが他方の状態に設定
されることによつてリコールがなされることを特
徴とする。
導体装置（NVRAM）であつて、SRAMの負荷
に供給する電源を各々異なるタイミングで供給す
ることに着目し、これによりノードN1，N2に接
続された負荷トランジスタあるいは容量をアンバ
ランス状態に設定する必要がなく、これによりセ
ル面積は減少し、SRAMの動作特性は改善され
かつ低消費電流化が可能なNVRAMを提供する
ものであり、その手段は、一対の負荷を有するフ
リツプフロツプと、該フリツプフロツプにリコー
ル用トランジスタを介して接続された不揮発性メ
モリトランジスタと、該不揮発性メモリトランジ
スタに記憶されている情報の該フリツプフロツプ
へのリコールを指示するアレイリコール信号に応
答して前記リコール用トランジスタを一時的に導
通させるパルス信号を発生するとともに、前記一
対の負荷に対する電源電圧を互いにずれたタイミ
ングで印加するための制御回路とを具備し、前記
電源電圧の印加タイミングのずれによつて前記フ
リツプフロツプが一方の状態に設定されるか、も
しくは前記不揮発性メモリトランジスタの状態に
よつて前記フリツプフロツプが他方の状態に設定
されることによつてリコールがなされることを特
徴とする。
第１図ａは本発明によるNVRAMの一実施例
回路図であり、第１図ｂ，ｃは第１図ａ装置の信
号タイミングチヤートである。第１図ａにおいて
第３図および第４図と同一素子には同一番号が付
与されている。またストア用回路Ｓの詳細は本発
明がリコール時に関するものであるため省略す
る。本発明ではデイプレツシヨン形の負荷トラン
ジスタT1，T2に代えて高抵抗ポリシリコンを
各々使用することも可能であるがこれについては
後述する。第１図ａに示すように、本発明では電
源VC1及びVC2は負荷トランジスタT1，T2に印加
タイミングをずらして各々別個に供給される。
回路図であり、第１図ｂ，ｃは第１図ａ装置の信
号タイミングチヤートである。第１図ａにおいて
第３図および第４図と同一素子には同一番号が付
与されている。またストア用回路Ｓの詳細は本発
明がリコール時に関するものであるため省略す
る。本発明ではデイプレツシヨン形の負荷トラン
ジスタT1，T2に代えて高抵抗ポリシリコンを
各々使用することも可能であるがこれについては
後述する。第１図ａに示すように、本発明では電
源VC1及びVC2は負荷トランジスタT1，T2に印加
タイミングをずらして各々別個に供給される。
以下、第１図ｂ，ｃを参照しつつこの回路の動
作を説明する。
作を説明する。
今、トランジスタT5は、リコール時であるた
めそのゲートに外部から入力されたＨレベル信号
RCLによつてオンしているものとする。ここで、
電源VC2をVC1よりも早く立上げたとする。第１
図ｂに示すように不揮発性メモリトランジスタ
T6がオフの場合には電流が流れずまたトランジ
スタT4もオフしているためにノードN2の電位
VN2はVC2の立上りと同時に上昇する。VN2が上昇
するとトランジスタT3のゲートの電位が上昇す
るのでT3はオンし、ノードN1の電位VN1はＯ
（Ｖ）を維持し、たとえVC1が後から立上つたと
してもこの状態は維持されフリツプフロツプ回路
はセツトされる。次に第１図ｃに示すように不揮
発性メモリトランジスタT6がオンの場合につい
て説明する。この場合には条件として負荷トラン
ジスタT2のチヤネル幅W2とチヤネル長L2との比
W2／L2と、トランジスタT5のW5／L5およびト
ランジスタT6のW6／L6との関係を設定する必要
がある。即ち、 （W5／L5＋W6／L6）／W2／L2≧３〜５ ……(1) を満足するように各々のトランジスタのチヤネル
幅、チヤネル長を設定する。
めそのゲートに外部から入力されたＨレベル信号
RCLによつてオンしているものとする。ここで、
電源VC2をVC1よりも早く立上げたとする。第１
図ｂに示すように不揮発性メモリトランジスタ
T6がオフの場合には電流が流れずまたトランジ
スタT4もオフしているためにノードN2の電位
VN2はVC2の立上りと同時に上昇する。VN2が上昇
するとトランジスタT3のゲートの電位が上昇す
るのでT3はオンし、ノードN1の電位VN1はＯ
（Ｖ）を維持し、たとえVC1が後から立上つたと
してもこの状態は維持されフリツプフロツプ回路
はセツトされる。次に第１図ｃに示すように不揮
発性メモリトランジスタT6がオンの場合につい
て説明する。この場合には条件として負荷トラン
ジスタT2のチヤネル幅W2とチヤネル長L2との比
W2／L2と、トランジスタT5のW5／L5およびト
ランジスタT6のW6／L6との関係を設定する必要
がある。即ち、 （W5／L5＋W6／L6）／W2／L2≧３〜５ ……(1) を満足するように各々のトランジスタのチヤネル
幅、チヤネル長を設定する。
式(1)は、T5，T6のＷ／Ｌの和をT2のＷ／Ｌの
３乃至５倍よりも大きくかつこの時のノードN2
の電位VN2がトランジスタT3のターンオンするし
きい値電圧VTH以下であるような値に設定するこ
とを意味している。このように設定しておけば第
１図ｃに示すように、電源VC2の立上りと同時に
VN2は0.1〜0.3（Ｖ）上昇するがT3のしきい値VTH
以下であるためトランジスタT3をターンオンす
るに到らず、さらにVC1が立上るとT3はオフして
いるためにノードN1の電位VN1は同時に上昇す
る。VN1が上昇するとトランジスタT4はゲートが
ＨレベルとなるのでオンしこれによりVN2はＯ
（Ｖ）に戻る。
３乃至５倍よりも大きくかつこの時のノードN2
の電位VN2がトランジスタT3のターンオンするし
きい値電圧VTH以下であるような値に設定するこ
とを意味している。このように設定しておけば第
１図ｃに示すように、電源VC2の立上りと同時に
VN2は0.1〜0.3（Ｖ）上昇するがT3のしきい値VTH
以下であるためトランジスタT3をターンオンす
るに到らず、さらにVC1が立上るとT3はオフして
いるためにノードN1の電位VN1は同時に上昇す
る。VN1が上昇するとトランジスタT4はゲートが
ＨレベルとなるのでオンしこれによりVN2はＯ
（Ｖ）に戻る。
上述の説明から明らかなように、負荷トランジ
スタに対する電源VC1，VC2を印加タイミングを
ずらして供給することによつてリコール時におい
て、不揮発性メモリトランジスタT6がフローテ
イングゲートFGのプラス電荷あるいはマイナス
電荷に基づいてオン、オフするならば、ノード
N1，N2の容量の大きさが同一でも、また負荷ト
ランジスタT1，T2の大小によらず、メモリトラ
ンジスタT6の情報がフリツプフロツプ回路にセ
ツトされる。即ち、まず電源VC2を立上げるの
で、トランジスタT6のオン、オフに応じてノー
ドN2のレベルがＬレベル→Ｈレベルと決まつて
しまう。次に電源VC1を立上げるが、VC1がＯ
（Ｖ）の状態ではノードN1はＯ（Ｖ）であるから
ノードN2のレベルはトランジスタT6のオン、オ
フ状態に依存して決められる。
スタに対する電源VC1，VC2を印加タイミングを
ずらして供給することによつてリコール時におい
て、不揮発性メモリトランジスタT6がフローテ
イングゲートFGのプラス電荷あるいはマイナス
電荷に基づいてオン、オフするならば、ノード
N1，N2の容量の大きさが同一でも、また負荷ト
ランジスタT1，T2の大小によらず、メモリトラ
ンジスタT6の情報がフリツプフロツプ回路にセ
ツトされる。即ち、まず電源VC2を立上げるの
で、トランジスタT6のオン、オフに応じてノー
ドN2のレベルがＬレベル→Ｈレベルと決まつて
しまう。次に電源VC1を立上げるが、VC1がＯ
（Ｖ）の状態ではノードN1はＯ（Ｖ）であるから
ノードN2のレベルはトランジスタT6のオン、オ
フ状態に依存して決められる。
次に負荷トランジスタT1，T2は高抵抗ポリシ
リコンに置き替え得ることを説明する。すでに知
られるように高抵抗ポリシリコンを使用すること
で負荷電流をナノアンペアオーダーの微小電流と
することができる。従来の回路構成において負荷
トランジスタかわりに高抵抗ポリシリコンが用い
られないのは、容量C1と容量C2の明確なアンバ
ランス状態を設定しようとしても、微小電流によ
りチヤージすることになるのでノードN1，N2の
立上り曲線にほとんど差が見られず、むしろ種々
のノイズの影響を受けて必要とするアンバランス
が得られないことによる。これに対して本発明で
は前述の如くC1とC2のアンバランス、T1とT2の
アンバランスは不要であるため高抵抗ポリシリコ
ンを用いたときの微小電流でも十分に動作し低消
費電流化を図ることができる。また高抵抗ポリは
一般に温度特性が良好とは云えないが、本発明で
は多少のアンバランスは問題とならないため実使
用上の問題は生じない。
リコンに置き替え得ることを説明する。すでに知
られるように高抵抗ポリシリコンを使用すること
で負荷電流をナノアンペアオーダーの微小電流と
することができる。従来の回路構成において負荷
トランジスタかわりに高抵抗ポリシリコンが用い
られないのは、容量C1と容量C2の明確なアンバ
ランス状態を設定しようとしても、微小電流によ
りチヤージすることになるのでノードN1，N2の
立上り曲線にほとんど差が見られず、むしろ種々
のノイズの影響を受けて必要とするアンバランス
が得られないことによる。これに対して本発明で
は前述の如くC1とC2のアンバランス、T1とT2の
アンバランスは不要であるため高抵抗ポリシリコ
ンを用いたときの微小電流でも十分に動作し低消
費電流化を図ることができる。また高抵抗ポリは
一般に温度特性が良好とは云えないが、本発明で
は多少のアンバランスは問題とならないため実使
用上の問題は生じない。
第２図ａは本発明のNVRAMの他に実施例回
路図である。第１図ａの構成ではリコール時には
グランドに電流を流したが、第２図ａの場合には
リコール時に外部から電流を流し込む。この場
合、リコール時には電圧VST／RCLを外部から与
えて電流を流し、ストア時には例えばＯ（Ｖ）と
22（Ｖ）の２種類の電圧を用いる。不揮発性メモ
リトランジスタT7は第１図ａに示すようなトラ
ンジスタT6とストア用回路Ｓの一部が一体とな
つた構造のトランジスタであり、リコール時
PRG／RCLにコントロールゲートがＨレベルと
なりフローテイングゲートFGの電荷のプラス、
マイナスによりオン、オフする。第１図ａと同
様、電源VC1、VC2の印加タイミングずらすこと
は云うまでもない。この回路の動作は第２図ｂに
示すように、VC1の方がVC2よりも先に立上がる
点が異なるのみで他の動作は第１図ａと同様なの
で省略し、また効果についても同様なので省略す
る。
路図である。第１図ａの構成ではリコール時には
グランドに電流を流したが、第２図ａの場合には
リコール時に外部から電流を流し込む。この場
合、リコール時には電圧VST／RCLを外部から与
えて電流を流し、ストア時には例えばＯ（Ｖ）と
22（Ｖ）の２種類の電圧を用いる。不揮発性メモ
リトランジスタT7は第１図ａに示すようなトラ
ンジスタT6とストア用回路Ｓの一部が一体とな
つた構造のトランジスタであり、リコール時
PRG／RCLにコントロールゲートがＨレベルと
なりフローテイングゲートFGの電荷のプラス、
マイナスによりオン、オフする。第１図ａと同
様、電源VC1、VC2の印加タイミングずらすこと
は云うまでもない。この回路の動作は第２図ｂに
示すように、VC1の方がVC2よりも先に立上がる
点が異なるのみで他の動作は第１図ａと同様なの
で省略し、また効果についても同様なので省略す
る。
また、VC1とVC2の印加タイミングをずらす回
路は第５図の回路で実現でき、そのタイミングチ
ヤートを第６図に示す。メモリICの外部から入
力されるアレイリコール信号（）、遅延信号
（１および２）によつて、VC1および
VC2のオンタイミングをずらしている。
路は第５図の回路で実現でき、そのタイミングチ
ヤートを第６図に示す。メモリICの外部から入
力されるアレイリコール信号（）、遅延信号
（１および２）によつて、VC1および
VC2のオンタイミングをずらしている。
本発明によれば、セル面積が減少し、SRAM
の動作特性も改善されかつ負荷として高抵抗ポリ
シリコンを採用できるので低消費電流化された不
揮発性ランダム・アクセス・メモリを提供するこ
とができる。
の動作特性も改善されかつ負荷として高抵抗ポリ
シリコンを採用できるので低消費電流化された不
揮発性ランダム・アクセス・メモリを提供するこ
とができる。
第１図ａは、本発明による一実施例としての不
揮発性ランダム・アクセス・メモリ装置の回路
図、第１図ｂおよびｃは、第１図ａ回路の信号タ
イミングチヤート、第１図ｄは、第１図ａ回路に
供給する電源およびリコール信号を発生する回路
のブロツク線図、第２図ａは、本発明による他の
実施例としての不揮発性ランダム・アクセス・メ
モリ装置の回路図、第２図ｂは、第２図ａ回路の
信号タイミングチヤート、第２図ｃは、第２図ａ
回路に供給する電源およびリコール信号を発生す
る回路のブロツク線図、第３図ａは、従来の不揮
発性ランダム・アクセス・メモリ装置の一例を示
す回路図、第３図ｂは、第３図ａ回路の信号タイ
ミングチヤート、第４図ａは、従来の不揮発性ラ
ンダム・アクセス・メモリ装置の他の例を示す回
路図、第４図ｂは、第４図ａ回路の信号タイミン
グチヤート、第５図は第１図および第２図回路に
用いられるリコール信号および電源電圧の印加タ
イミングを発生する回路の一例、および第６図は
第５図回路のタイミングチヤートである。 （符号の説明）、VCC，VC1，VC2……電源、T1，
T2……デイプレツシヨン形負荷トランジスタ、
T3，T4……入出力トランジスタ、T5……カツト
用トランジスタ、T6，T7……不揮発性メモリト
ランジスタ、FG……フローテイングゲート、Ｓ
……ストア用回路、N1，N2……ノード、BL，
BL……ビツト線、WL……ワード線。
揮発性ランダム・アクセス・メモリ装置の回路
図、第１図ｂおよびｃは、第１図ａ回路の信号タ
イミングチヤート、第１図ｄは、第１図ａ回路に
供給する電源およびリコール信号を発生する回路
のブロツク線図、第２図ａは、本発明による他の
実施例としての不揮発性ランダム・アクセス・メ
モリ装置の回路図、第２図ｂは、第２図ａ回路の
信号タイミングチヤート、第２図ｃは、第２図ａ
回路に供給する電源およびリコール信号を発生す
る回路のブロツク線図、第３図ａは、従来の不揮
発性ランダム・アクセス・メモリ装置の一例を示
す回路図、第３図ｂは、第３図ａ回路の信号タイ
ミングチヤート、第４図ａは、従来の不揮発性ラ
ンダム・アクセス・メモリ装置の他の例を示す回
路図、第４図ｂは、第４図ａ回路の信号タイミン
グチヤート、第５図は第１図および第２図回路に
用いられるリコール信号および電源電圧の印加タ
イミングを発生する回路の一例、および第６図は
第５図回路のタイミングチヤートである。 （符号の説明）、VCC，VC1，VC2……電源、T1，
T2……デイプレツシヨン形負荷トランジスタ、
T3，T4……入出力トランジスタ、T5……カツト
用トランジスタ、T6，T7……不揮発性メモリト
ランジスタ、FG……フローテイングゲート、Ｓ
……ストア用回路、N1，N2……ノード、BL，
BL……ビツト線、WL……ワード線。
Claims (1)
- 【特許請求の範囲】 １ 一対の負荷を有するフリツプフロツプと、該
フリツプフロツプにリコール用トランジスタを介
して接続された不揮発性メモリトランジスタと、
該不揮発性メモリトランジスタに記憶されている
情報の該フリツプフロツプへのリコールを指示す
るアレイリコール信号に応答して前記リコール用
トランジスタを一時的に導通させるパルス信号を
発生するとともに、前記一対の負荷に対する電源
電圧を互いにずれたタイミングで印加するための
制御回路とを具備し、 前記電源電圧の印加タイミングのずれによつて
前記フリツプフロツプが一方の状態に設定される
か、もしくは前記不揮発性メモリトランジスタの
状態によつて前記フリツプフロツプが他方の状態
に設定されることによつてリコールがなされるこ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237435A JPS61117794A (ja) | 1984-11-13 | 1984-11-13 | 不揮発性半導体記憶装置 |
| DE8585308245T DE3576013D1 (de) | 1984-11-13 | 1985-11-13 | Nichtfluechtiger halbleiterspeicher. |
| EP85308245A EP0182595B1 (en) | 1984-11-13 | 1985-11-13 | Semiconductor nonvolatile memory device |
| KR8508466A KR920007451B1 (en) | 1984-11-13 | 1985-11-13 | Non-volatile semiconductor memory device |
| US07/547,525 US5051958A (en) | 1984-11-13 | 1990-07-03 | Nonvolatile static memory device utilizing separate power supplies |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237435A JPS61117794A (ja) | 1984-11-13 | 1984-11-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117794A JPS61117794A (ja) | 1986-06-05 |
| JPH0411953B2 true JPH0411953B2 (ja) | 1992-03-03 |
Family
ID=17015313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237435A Granted JPS61117794A (ja) | 1984-11-13 | 1984-11-13 | 不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5051958A (ja) |
| EP (1) | EP0182595B1 (ja) |
| JP (1) | JPS61117794A (ja) |
| KR (1) | KR920007451B1 (ja) |
| DE (1) | DE3576013D1 (ja) |
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|---|---|---|---|---|
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| US5189641A (en) * | 1987-06-08 | 1993-02-23 | Fujitsu Limited | Non-volatile random access memory device |
| JPS6478489A (en) * | 1987-06-08 | 1989-03-23 | Fujitsu Ltd | Nonvolatile memory device |
| US5212664A (en) * | 1989-04-05 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Information card with dual power detection signals to memory decoder |
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| US6259126B1 (en) | 1999-11-23 | 2001-07-10 | International Business Machines Corporation | Low cost mixed memory integration with FERAM |
| US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4263664A (en) * | 1979-08-31 | 1981-04-21 | Xicor, Inc. | Nonvolatile static random access memory system |
| JPS5641585A (en) * | 1979-09-07 | 1981-04-18 | Nec Corp | Memory |
| JPS58118091A (ja) * | 1981-09-01 | 1983-07-13 | Kino Chikayuki | 半導体記憶回路 |
| US4400799A (en) * | 1981-09-08 | 1983-08-23 | Intel Corporation | Non-volatile memory cell |
-
1984
- 1984-11-13 JP JP59237435A patent/JPS61117794A/ja active Granted
-
1985
- 1985-11-13 DE DE8585308245T patent/DE3576013D1/de not_active Expired - Lifetime
- 1985-11-13 KR KR8508466A patent/KR920007451B1/ko not_active Expired
- 1985-11-13 EP EP85308245A patent/EP0182595B1/en not_active Expired
-
1990
- 1990-07-03 US US07/547,525 patent/US5051958A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117794A (ja) | 1986-06-05 |
| EP0182595A3 (en) | 1987-08-26 |
| EP0182595B1 (en) | 1990-02-07 |
| EP0182595A2 (en) | 1986-05-28 |
| US5051958A (en) | 1991-09-24 |
| KR920007451B1 (en) | 1992-09-01 |
| DE3576013D1 (de) | 1990-03-15 |
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