JPS5953941A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5953941A JPS5953941A JP57164476A JP16447682A JPS5953941A JP S5953941 A JPS5953941 A JP S5953941A JP 57164476 A JP57164476 A JP 57164476A JP 16447682 A JP16447682 A JP 16447682A JP S5953941 A JPS5953941 A JP S5953941A
- Authority
- JP
- Japan
- Prior art keywords
- error
- circuit
- signal
- time monitoring
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は上方処理装置、特に制御記憶装置からの読出し
データのエラー自動訂正機能を有する情報処理装置に関
する。
データのエラー自動訂正機能を有する情報処理装置に関
する。
ストアドブログラム方式を採用する情報処理装置におい
ては、命令の読み出し、命令の解読、解読した命令の実
行という一連の動作を繰り返すことにより所定の処理が
実行される１、これらの動作は、すべて、レジスタ間の
情報の転送、シフト前作、加算器の使用など数十種の基
本動作のｎｌみ合せによって実行できる。
ては、命令の読み出し、命令の解読、解読した命令の実
行という一連の動作を繰り返すことにより所定の処理が
実行される１、これらの動作は、すべて、レジスタ間の
情報の転送、シフト前作、加算器の使用など数十種の基
本動作のｎｌみ合せによって実行できる。
そのような基本動作を指定する指令をマイクロ命令とい
い、これを組合わせて各命令の実行を行うものがマイク
ロプログラム制御方式による情報処理装置である。
い、これを組合わせて各命令の実行を行うものがマイク
ロプログラム制御方式による情報処理装置である。
マイクロ命令は、情報処理装置の制御に前接関係するも
のであるので、マイクロ命令を制御記憶装置から読み出
す時には、従来よυ１ビットエラー検出訂正及び２ビツ
トエラー検出の機能をもった誤シ訂正技術が採用され、
広く一般に用いられている。従って通常運転時に（づ５
、訂正可能エラーを検出するとこれを訂正して、訂正済
データによυ動作を続行可能なように構成されている。
のであるので、マイクロ命令を制御記憶装置から読み出
す時には、従来よυ１ビットエラー検出訂正及び２ビツ
トエラー検出の機能をもった誤シ訂正技術が採用され、
広く一般に用いられている。従って通常運転時に（づ５
、訂正可能エラーを検出するとこれを訂正して、訂正済
データによυ動作を続行可能なように構成されている。
従来、この種の情報処理装置では、」正可能なエラーが
１回もしくは数回検出され訂正されると、その時点でエ
ラー報告信号を発生して、エラーの発生した制御記ｔｔ
の該当アドレスおよびビット位置等に関するエラーログ
情報が収集され、以後、ニジ−報告信号の発生を抑止す
るという方法をとっていた。
１回もしくは数回検出され訂正されると、その時点でエ
ラー報告信号を発生して、エラーの発生した制御記ｔｔ
の該当アドレスおよびビット位置等に関するエラーログ
情報が収集され、以後、ニジ−報告信号の発生を抑止す
るという方法をとっていた。
エラー報告信号発生時の障害が固定的な障害であれば、
以後エラー報告信号の発生を抑止する方法は、不必要な
エラーログ情報をとることによる性能低下を防ぐという
点で有効でおるが、一時的な障害であれば、以後有効な
エラーログ情報が全くとられないという欠点があった。
以後エラー報告信号の発生を抑止する方法は、不必要な
エラーログ情報をとることによる性能低下を防ぐという
点で有効でおるが、一時的な障害であれば、以後有効な
エラーログ情報が全くとられないという欠点があった。
〔発明の目的〕
本発明の目的は、エラー報告信号発生後、エラー（・ド
告佃号の発生を抑止するとともに、あらかじめ設定され
ていた一定時間内に工２−訂正がなりたば、エラー報告
信号発生の抑止を５ＩＰ（除する手段を設けて訂正可能
なエラーが、一時的な］障害か固定的な障害かを区別す
ることにより上記次点を解決し、１ｌｉ１．！ ：ｎ記
１首装置から読み出したマイクロインストラクションの
訂正可能なエラーが［１５１定１１蹟害でおれば、以後
エラーの訂正のみ実施し、不必要なエラーログ情報をと
ることを止め性能に与える影響を極力小さくして、ニジ
−が一時的な障害ならエラーログ情報の収集を継続する
ようにしたより高い信頼性、保守性を備えた情報処理装
置−葡提供することにある。
告佃号の発生を抑止するとともに、あらかじめ設定され
ていた一定時間内に工２−訂正がなりたば、エラー報告
信号発生の抑止を５ＩＰ（除する手段を設けて訂正可能
なエラーが、一時的な］障害か固定的な障害かを区別す
ることにより上記次点を解決し、１ｌｉ１．！ ：ｎ記
１首装置から読み出したマイクロインストラクションの
訂正可能なエラーが［１５１定１１蹟害でおれば、以後
エラーの訂正のみ実施し、不必要なエラーログ情報をと
ることを止め性能に与える影響を極力小さくして、ニジ
−が一時的な障害ならエラーログ情報の収集を継続する
ようにしたより高い信頼性、保守性を備えた情報処理装
置−葡提供することにある。
〔発明の構成Ｊ
本発明は制御記憶装置にマイクロプログラムを
□ロードし該マイクロプログラムを順次読み出してデ
ータ処理を行なう情報処理装置において、前記制御記憶
装置からのマイクロインストラクション読み出し時に読
み出されたマイクロインストラクションデータのエラー
を検出する手段と、検出したエラーが訂正可能なエラー
であれば前記データを訂正する手段と、前記エラーの訂
正回舷とあらかじめ設定された値とを比較して一致すわ
ばエラー報告信号を発生する手段と、前記エラー報告信
号発生後は前記エラー報告信号の発生を抑止する手段と
、あらかじめ設定された一定時間内に新たなエラーの訂
正があればエラー報告信号を発生してその後（伏凋、び
前記エラー報告信号の発ｄ−を抑止する手段と、新／ζ
なエラーの側圧がなければ前記エラートラ告信号発坐の
抑止を解除する手段とを含んでＭ！霞］さハる。
□ロードし該マイクロプログラムを順次読み出してデ
ータ処理を行なう情報処理装置において、前記制御記憶
装置からのマイクロインストラクション読み出し時に読
み出されたマイクロインストラクションデータのエラー
を検出する手段と、検出したエラーが訂正可能なエラー
であれば前記データを訂正する手段と、前記エラーの訂
正回舷とあらかじめ設定された値とを比較して一致すわ
ばエラー報告信号を発生する手段と、前記エラー報告信
号発生後は前記エラー報告信号の発生を抑止する手段と
、あらかじめ設定された一定時間内に新たなエラーの訂
正があればエラー報告信号を発生してその後（伏凋、び
前記エラー報告信号の発ｄ−を抑止する手段と、新／ζ
なエラーの側圧がなければ前記エラートラ告信号発坐の
抑止を解除する手段とを含んでＭ！霞］さハる。
次に本発明について１面を参１１工して詳細１に説す１
」する。
」する。
第１σ１は本発明の一実施例のブロック図で、１はマイ
クロプログラムなＮ１１憶する制御記＋ＡＶ、＋装置、
２は制徊Ｉ記憶↓ｌ′、９聞１からの１元出しデータ３
０のエラー検出および自動訂正を行う訂正回路、３は前
記読出しデータ３０とエラー発生時に訂正回路２によっ
て訂正されたデータ３２とを訂正可能エラー検出信号３
４の制御によって切替える切替回路、４は前記切替回路
３の出力３３から得られるマイクロインストラクション
によって制御され、主要な演算および装置全体の制御等
を行う演ｑ部（本演算部４によって、次に読出されるべ
きマイクロ ２インストラクシヨンのアドレス３１も生
成される）、６は外部の診断プログラムなどによって与
えられる値３７によって初期設定することができるエラ
ースレッショルド回路、５は前記訂正可能エラー検出信
号３４によってその内容が１づつ加咎されるエラー発生
回数記憶回路、７はエラースレッショルド回路６からの
出力３８とエラー発生回数記憶回路５からの出力３６を
比較して、一致すれば一致信号３９を発生する比較回路
、９は一致信号３９により、エラー報告信号４２を発生
ずるとともに以後エラー報告信号４２の発生を抑止する
エラー報告制御回路、８は外部の診断プログラムなどに
よって与えられる値４３によって初期設定することがで
きる時間監視回路である。また４１はエラー報告制御回
路９から時間監視回路８に起動を指示する時間監視指示
信号、４０は時間監視回路８から、時間監視終了をエラ
ー報告制御回路９に報告する時間監視終了信号、３５は
時間監視回路８に時間監視指示信号４１によって時間監
視の開始が指示されるとエラー発生回数記憶回路５の内
容をリセットすることを指示するカウンターリセット信
号である１、 本装にの通常の動作時は、アドレス３１に従って制御記
憶装置１から読出されたマイクロインストラクションデ
ータ３０が、切替回路３を経由して演算部４の制御に用
いられる。
クロプログラムなＮ１１憶する制御記＋ＡＶ、＋装置、
２は制徊Ｉ記憶↓ｌ′、９聞１からの１元出しデータ３
０のエラー検出および自動訂正を行う訂正回路、３は前
記読出しデータ３０とエラー発生時に訂正回路２によっ
て訂正されたデータ３２とを訂正可能エラー検出信号３
４の制御によって切替える切替回路、４は前記切替回路
３の出力３３から得られるマイクロインストラクション
によって制御され、主要な演算および装置全体の制御等
を行う演ｑ部（本演算部４によって、次に読出されるべ
きマイクロ ２インストラクシヨンのアドレス３１も生
成される）、６は外部の診断プログラムなどによって与
えられる値３７によって初期設定することができるエラ
ースレッショルド回路、５は前記訂正可能エラー検出信
号３４によってその内容が１づつ加咎されるエラー発生
回数記憶回路、７はエラースレッショルド回路６からの
出力３８とエラー発生回数記憶回路５からの出力３６を
比較して、一致すれば一致信号３９を発生する比較回路
、９は一致信号３９により、エラー報告信号４２を発生
ずるとともに以後エラー報告信号４２の発生を抑止する
エラー報告制御回路、８は外部の診断プログラムなどに
よって与えられる値４３によって初期設定することがで
きる時間監視回路である。また４１はエラー報告制御回
路９から時間監視回路８に起動を指示する時間監視指示
信号、４０は時間監視回路８から、時間監視終了をエラ
ー報告制御回路９に報告する時間監視終了信号、３５は
時間監視回路８に時間監視指示信号４１によって時間監
視の開始が指示されるとエラー発生回数記憶回路５の内
容をリセットすることを指示するカウンターリセット信
号である１、 本装にの通常の動作時は、アドレス３１に従って制御記
憶装置１から読出されたマイクロインストラクションデ
ータ３０が、切替回路３を経由して演算部４の制御に用
いられる。
読み出しだデータ３０にエラーがあるか否かは、エラー
検出訂正回路２によって判定がなされるとともに、訂正
可能なエラーが検出された場合には、それを報告する検
出信号３４により、エラー訂正中に未訂正のデータ３０
で演算部４が動作しないようにし、またエラー訂正完了
後その訂正済データ３３によって正常に動作が続行され
るように制御を行なう。
検出訂正回路２によって判定がなされるとともに、訂正
可能なエラーが検出された場合には、それを報告する検
出信号３４により、エラー訂正中に未訂正のデータ３０
で演算部４が動作しないようにし、またエラー訂正完了
後その訂正済データ３３によって正常に動作が続行され
るように制御を行なう。
訂正可能エラー検出信号３４はまた、エラー発生回数記
憶回路５０カウントアツプ信号としても使用され、訂正
可能エラー検出信号３４が発生すると、エラー発生回数
記憶回路５の内容に１が加算される。
憶回路５０カウントアツプ信号としても使用され、訂正
可能エラー検出信号３４が発生すると、エラー発生回数
記憶回路５の内容に１が加算される。
エラースレッショルド回路６には、あらかじめ与えられ
だ値３７が初期設定されており、この初期設定値３８と
、訂正可能エラー発生回数の値３６とが比較回路７によ
り比較され一致すると、比較回路７よシ一致信号３９が
発生する。一致信号３９が発生すると、エラー報告制御
回路９により、エラー報告が抑止されてい々ければ、エ
ラー報告信号４２を発生し、以後のエラー判□告を抑止
するとともに、時間監視指示信号４１により、時ＩＨ１
監祈回路８に時間監視の指示が行なわれ、エラー報告が
すでに抑止されていれば、一致信号３９が発生してもエ
ラー報告信号４２は発生を抑止され、時間監視の指示も
行なわれない。
だ値３７が初期設定されており、この初期設定値３８と
、訂正可能エラー発生回数の値３６とが比較回路７によ
り比較され一致すると、比較回路７よシ一致信号３９が
発生する。一致信号３９が発生すると、エラー報告制御
回路９により、エラー報告が抑止されてい々ければ、エ
ラー報告信号４２を発生し、以後のエラー判□告を抑止
するとともに、時間監視指示信号４１により、時ＩＨ１
監祈回路８に時間監視の指示が行なわれ、エラー報告が
すでに抑止されていれば、一致信号３９が発生してもエ
ラー報告信号４２は発生を抑止され、時間監視の指示も
行なわれない。
時間監視回路８は、あらかじめ与えられた値４３が初期
設定されておシ、時間監視指示信号４１によシ、時間監
視の指示が行なわれるとエラー発生回数記憶回路５の内
容をリセットすることを指示するカウンタリセット信号
３５を発生し、以徒一定時間毎に時間監視回路８の値が
１づつ減算されていく。時間監視回路８の値が０に達す
ると、時間監視終了信号４０が発生するとともに、時間
監視回路８には、再びあらかじめ与えられた値４３が設
定される。
設定されておシ、時間監視指示信号４１によシ、時間監
視の指示が行なわれるとエラー発生回数記憶回路５の内
容をリセットすることを指示するカウンタリセット信号
３５を発生し、以徒一定時間毎に時間監視回路８の値が
１づつ減算されていく。時間監視回路８の値が０に達す
ると、時間監視終了信号４０が発生するとともに、時間
監視回路８には、再びあらかじめ与えられた値４３が設
定される。
エラー報告制御回路９は、時間監視終了信号４０が入力
されると訂正可能エラー発生回数の値３６を参照し、時
間監視中の訂正可能エラー発生回数の値がＯならば、エ
ラー報告の抑止を解除し、訂正可能エラー発生回数の値
が０でなければエラー報告信号４２を発生し以後は再び
前記エラー報告信号４２の発生を抑止するとともに時間
監視指示信号４１によ９時間監視回路８に時間監視の指
示が行なわれる。
されると訂正可能エラー発生回数の値３６を参照し、時
間監視中の訂正可能エラー発生回数の値がＯならば、エ
ラー報告の抑止を解除し、訂正可能エラー発生回数の値
が０でなければエラー報告信号４２を発生し以後は再び
前記エラー報告信号４２の発生を抑止するとともに時間
監視指示信号４１によ９時間監視回路８に時間監視の指
示が行なわれる。
上記のような構成をとることによυ、本丈施例の装置は
、訂正可能なエラーが報告されると、以後時間監視を実
施してあらかじめ設定された時間内に訂正可能なエラー
が発生しなければ、一時的な障害とみ表し、固定的な障
害との区別をはつきシさせることにより、固定的な障害
であれば、訂正可能々エラー訂正信号の発生を抑止し不
必要なエラーログ情報をとることによる性能借上を防止
し、一時的な障害であれば、続けて、予防保守に必要な
エラーログ情報をとるととにより、よシ保守性、信頼性
の高い装置を実現することができる。
、訂正可能なエラーが報告されると、以後時間監視を実
施してあらかじめ設定された時間内に訂正可能なエラー
が発生しなければ、一時的な障害とみ表し、固定的な障
害との区別をはつきシさせることにより、固定的な障害
であれば、訂正可能々エラー訂正信号の発生を抑止し不
必要なエラーログ情報をとることによる性能借上を防止
し、一時的な障害であれば、続けて、予防保守に必要な
エラーログ情報をとるととにより、よシ保守性、信頼性
の高い装置を実現することができる。
本発明には、以上費明したように、訂正■］能なエラー
報告信号発生後は、以後エラー報告信号の発生を抑止す
るとともに時間監視を実施、 シ、監視時間中に訂正可
能なエラーが報告されるかどうかによシ固定的障害と一
時的障害を明石′６に判別できるように構成することに
より、より保守性、信頼性の高い装置を実現できるとい
う効果かある。
報告信号発生後は、以後エラー報告信号の発生を抑止す
るとともに時間監視を実施、 シ、監視時間中に訂正可
能なエラーが報告されるかどうかによシ固定的障害と一
時的障害を明石′６に判別できるように構成することに
より、より保守性、信頼性の高い装置を実現できるとい
う効果かある。
第１図は本発明の一実施例のブロック図である。
Claims (1)
- 【特許請求の範囲】 制御記憶装置にマイクロプログラムをロードし。 該マイクロプログラムを順次読み出してデータ処理を行
なう情報処理装置において、前Ｂピ制御に憶装置からの
マイクロインストラクション読み出し時に読み出された
マイクロインストラクションデータのエラーを検出する
手段と、検出し７だエラーが訂正可能なエラーであれば
前記データを訂正する手段と、前記エラーの訂正回数と
あらかじめ設定された値とを比較して一致すればエラー
報告信号を発生する手段と、前記エラー報告信号発生後
は前記エラー報告信号の発生を抑止する手段と、あらか
じめ設定された一定時間内に新たなエラーの訂正があれ
ばエラー報告信号を発生してその後は祠び前記エラー報
告信号の発生を抑止する手段と、新たなエラーの訂正が
なければ前記エラー報告信号発生の抑止を解除する手段
とを含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164476A JPS5953941A (ja) | 1982-09-21 | 1982-09-21 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164476A JPS5953941A (ja) | 1982-09-21 | 1982-09-21 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953941A true JPS5953941A (ja) | 1984-03-28 |
| JPH0218506B2 JPH0218506B2 (ja) | 1990-04-25 |
Family
ID=15793897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164476A Granted JPS5953941A (ja) | 1982-09-21 | 1982-09-21 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010170462A (ja) * | 2009-01-26 | 2010-08-05 | Nec Computertechno Ltd | 障害処理装置および方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03103306U (ja) * | 1990-02-13 | 1991-10-28 |
-
1982
- 1982-09-21 JP JP57164476A patent/JPS5953941A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010170462A (ja) * | 2009-01-26 | 2010-08-05 | Nec Computertechno Ltd | 障害処理装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218506B2 (ja) | 1990-04-25 |
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