JPS5953948A - 情報誤り検出回路の試験回路 - Google Patents
情報誤り検出回路の試験回路Info
- Publication number
- JPS5953948A JPS5953948A JP57163456A JP16345682A JPS5953948A JP S5953948 A JPS5953948 A JP S5953948A JP 57163456 A JP57163456 A JP 57163456A JP 16345682 A JP16345682 A JP 16345682A JP S5953948 A JPS5953948 A JP S5953948A
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- Japan
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- circuit
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
不発明は情報処理関係機器における、情報誤りを検出す
る回路を試験するための回路に関するものである。
る回路を試験するための回路に関するものである。
（２）技術の背景
一般に、情報処理関係機器においては、ノ・−ドウエア
の故障によりデータが変化しｆＣυ、誤った処理をした
りして重大な結果を生ずることを未然に防止して、処理
の信頼性を保つため、データの送受や、記録およびその
読み ゛出しなどの際に情報の誤りを検出するための
各種の回路（例えばパリティチェック回路やハミングチ
ェック回路）を内蔵している。
の故障によりデータが変化しｆＣυ、誤った処理をした
りして重大な結果を生ずることを未然に防止して、処理
の信頼性を保つため、データの送受や、記録およびその
読み ゛出しなどの際に情報の誤りを検出するための
各種の回路（例えばパリティチェック回路やハミングチ
ェック回路）を内蔵している。
そして、これらにより情報の誤りが検出された場合には
、修正や再試行によって、その救済を行なう他、場合に
よっては処理を中断して、被害の拡大を防ぐなどの措置
を講じている。
、修正や再試行によって、その救済を行なう他、場合に
よっては処理を中断して、被害の拡大を防ぐなどの措置
を講じている。
更に大形の情報処理装置では、前記情報の誤りを検出す
る回路自身が故障して、情報が誤ったにもか＼わらず、
それが検出されないと言う不都合を生ずる確率を少なく
するため、装置の運転開始前や運転終了後に試験プログ
ラムにより、疑似的に情報の誤りが発生したのと等価な
条件を作り出して、それを正常に検出出来るか否かの試
験を行なりことが多く、それに必要なレジスタ等の試験
回路を備えているのが普通である。
る回路自身が故障して、情報が誤ったにもか＼わらず、
それが検出されないと言う不都合を生ずる確率を少なく
するため、装置の運転開始前や運転終了後に試験プログ
ラムにより、疑似的に情報の誤りが発生したのと等価な
条件を作り出して、それを正常に検出出来るか否かの試
験を行なりことが多く、それに必要なレジスタ等の試験
回路を備えているのが普通である。
（３）従来技術と問題点
第１図は従来の情報誤り検出回路の試験回路の例を示す
ブロック図であって、１は情報処理装置、２は記憶装置
、３はレジスタ、４は情報誤り検出回路、５はリセット
回路、であシ、Ａはデータバス、Ｂ、 Ｃ，Ｄ、 Ｅ、
Ｆは信号線を示している。
ブロック図であって、１は情報処理装置、２は記憶装置
、３はレジスタ、４は情報誤り検出回路、５はリセット
回路、であシ、Ａはデータバス、Ｂ、 Ｃ，Ｄ、 Ｅ、
Ｆは信号線を示している。
第１図において、情報誤り検出回路４の試験を行なう場
合、情報処理装置１から、試験プログラムで信号線Ｂを
経由して、レジスタ３にエラー信号をセットする。該エ
ラー信号′は信号線Ｃを経由して情報誤υ検出回路４に
達し、データバスＡからデータが到来すると、これと合
成されて疑似的にデータ誤シが発生するようになってい
る。
合、情報処理装置１から、試験プログラムで信号線Ｂを
経由して、レジスタ３にエラー信号をセットする。該エ
ラー信号′は信号線Ｃを経由して情報誤υ検出回路４に
達し、データバスＡからデータが到来すると、これと合
成されて疑似的にデータ誤シが発生するようになってい
る。
これによシ情報誤り検出回路４は信号線りを経て、情報
処理装置ＩＶ？−データの誤りが発生したことを知らせ
る。それが通知されない時は、試験プログラムは情報誤
シ検出回路４およびその周辺のハードウェアの故障であ
ることを察知して、コンソールへのメツセージの出力な
どにより保守者に知らせる。
処理装置ＩＶ？−データの誤りが発生したことを知らせ
る。それが通知されない時は、試験プログラムは情報誤
シ検出回路４およびその周辺のハードウェアの故障であ
ることを察知して、コンソールへのメツセージの出力な
どにより保守者に知らせる。
試験終了後は、情報処理装置１から信号線ＥＫリセット
信号を発出し、これを受けたリセット回路５がレジスタ
３および装置内の他のレジスタ等をすべてクリアする。
信号を発出し、これを受けたリセット回路５がレジスタ
３および装置内の他のレジスタ等をすべてクリアする。
一般に情報処理関係機器の保守作業として、予防的な試
験を行なう場合は、普段頻繁に使用されない様な機能の
故障や、潜在的故障を発見する必要があるので、多角的
な診断を行なうため各種の試験プログラムを次々と連続
して走行させたυ、対象回路の環境条件を変えて、同一
試験プログラムを繰り返し走行させたシする手法が採ら
れるのが普通である。
験を行なう場合は、普段頻繁に使用されない様な機能の
故障や、潜在的故障を発見する必要があるので、多角的
な診断を行なうため各種の試験プログラムを次々と連続
して走行させたυ、対象回路の環境条件を変えて、同一
試験プログラムを繰り返し走行させたシする手法が採ら
れるのが普通である。
一方、これらの試験は情報処理装置の稼動効率の面から
、限られた時間で迅速に実施することが要求される。
、限られた時間で迅速に実施することが要求される。
これらに対し、従来の試験回路では、試験プログラムで
１度エラー信号をセットすると、次にこれをリセットす
る迄、実際にハードウェアが故障したのと同様な状態Ｖ
Ｌなシ、連続して次の試験ステップに進むことが出来な
かった。またこれを解除するため、リセットすると、他
のレジスタ等もすべてクリアされて試験環境が初期状態
になってしまうので、その都度試験環境を再設定する必
要があυ、試験に長時間を要する欠点があった。
１度エラー信号をセットすると、次にこれをリセットす
る迄、実際にハードウェアが故障したのと同様な状態Ｖ
Ｌなシ、連続して次の試験ステップに進むことが出来な
かった。またこれを解除するため、リセットすると、他
のレジスタ等もすべてクリアされて試験環境が初期状態
になってしまうので、その都度試験環境を再設定する必
要があυ、試験に長時間を要する欠点があった。
（４）発明の目的
本発明は上記従来の欠点に鑑み、情報誤シ検出回路の試
験が効率的に行なえる回路の提供を目的としている。
験が効率的に行なえる回路の提供を目的としている。
（５）発明の構成
そしてこの目的は、特許請求の範囲に記載のとおり、情
報処理関係機器における情報の誤υを検出する回路に設
けたレジスタに信号をセットすることにより、疑似的に
情報の誤りを発生させて、前記情報の誤りを検出する回
路の動作確認全行なう試験回路において、情報が誤った
ことを検出した後、一定時間後に前記レジスタをリセッ
トする回路を有することを特徴とする情報誤り検出回路
の試験回路により達成される。
報処理関係機器における情報の誤υを検出する回路に設
けたレジスタに信号をセットすることにより、疑似的に
情報の誤りを発生させて、前記情報の誤りを検出する回
路の動作確認全行なう試験回路において、情報が誤った
ことを検出した後、一定時間後に前記レジスタをリセッ
トする回路を有することを特徴とする情報誤り検出回路
の試験回路により達成される。
（６）発明の実施例
第２図は本発明の実施例のブロック図であって、１〜５
、Ａ−Ｅは第１図と同様であり、６はリセットパルス作
成回路、７はオア回路、Ｆ′は信号線を示している。
、Ａ−Ｅは第１図と同様であり、６はリセットパルス作
成回路、７はオア回路、Ｆ′は信号線を示している。
第２図において、情報誤り検出回路４の試験全行なう場
合、情報処理装置１がら、試験プロクラムで信号線Ｂを
経由して、レジスタ３にエラー信号全セットする。該エ
ラー信号は信号線Ｃを経由して情報誤り検出回路４に達
し、データバスＡからデータが到来すると、これと合成
されて疑似的にデータ誤シが発生する。
合、情報処理装置１がら、試験プロクラムで信号線Ｂを
経由して、レジスタ３にエラー信号全セットする。該エ
ラー信号は信号線Ｃを経由して情報誤り検出回路４に達
し、データバスＡからデータが到来すると、これと合成
されて疑似的にデータ誤シが発生する。
そのため、情報誤り検出回路４は信号線りによシ、情報
処理装置１にデータの誤りが発生したことを知らせる。
処理装置１にデータの誤りが発生したことを知らせる。
この時、信号線りの信号の１部１７セツトパルス作成回
路６に入力する。
路６に入力する。
リセットパルス作成回路６はこの信号を一定時間遅延さ
せて、一定幅のパルス全作シ出し、オア回路７を経由し
て信号線Ｆ′によりレジスタ３にリセット信号として加
える。これによシレジスタ３がクリアされて、工２−状
態が解除される。
せて、一定幅のパルス全作シ出し、オア回路７を経由し
て信号線Ｆ′によりレジスタ３にリセット信号として加
える。これによシレジスタ３がクリアされて、工２−状
態が解除される。
これを情報処理装置側から見れば、試験プログラムによ
リセットしたエラー信号により疑似的に発生させたデー
タ誤りが検出されて、報告されることによる情報誤り検
出回路の正常性の確認に続いて、自動的にエラー状態が
解除され、情報処理装置が正常に動作することが可能に
なるのでリセット信号を発出することなく次の試験を実
行することが出来る。
リセットしたエラー信号により疑似的に発生させたデー
タ誤りが検出されて、報告されることによる情報誤り検
出回路の正常性の確認に続いて、自動的にエラー状態が
解除され、情報処理装置が正常に動作することが可能に
なるのでリセット信号を発出することなく次の試験を実
行することが出来る。
（７）発明の効果
以上詳ａＶ？Ｌ説明したように不発明の試験回路によれ
ば、情報誤り検出回路の試験に際し、該情報誤り検出回
路の動作確認後、試験プログラムでエラー信号をセット
したレジスタが自動的にリセットされるので、直ちに次
の試験を実施することが可能である。従って装置内にあ
る複数の情報誤シ検出回路を次々と連続して試験するこ
とが出来る。また、この際、共通的リセット信号によυ
、装置内のすべてのレジスタ等をクリアしてしまうこと
もないので、異なる情報誤り検出回路の試験に際しその
都度試験の環境を設定する必要も無いから、短時間で効
率的な試験が実施可能であり効果は大きい。
ば、情報誤り検出回路の試験に際し、該情報誤り検出回
路の動作確認後、試験プログラムでエラー信号をセット
したレジスタが自動的にリセットされるので、直ちに次
の試験を実施することが可能である。従って装置内にあ
る複数の情報誤シ検出回路を次々と連続して試験するこ
とが出来る。また、この際、共通的リセット信号によυ
、装置内のすべてのレジスタ等をクリアしてしまうこと
もないので、異なる情報誤り検出回路の試験に際しその
都度試験の環境を設定する必要も無いから、短時間で効
率的な試験が実施可能であり効果は大きい。
第１図は従来の情報誤シ検出回路の試験回路の例を示す
ブロック図、第２図は本発明の実施例のブロック図であ
る。 １・・・情報処理装置、２・・・記憶装置、３・・・レ
ジスタ、４・・・情報誤シ検出回路、５・・・リセット
回路、６・・・リセットパルス作成回路、７・・・オア
回路、Ａ・・・データバス、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｆ’
・・・信号線
ブロック図、第２図は本発明の実施例のブロック図であ
る。 １・・・情報処理装置、２・・・記憶装置、３・・・レ
ジスタ、４・・・情報誤シ検出回路、５・・・リセット
回路、６・・・リセットパルス作成回路、７・・・オア
回路、Ａ・・・データバス、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｆ’
・・・信号線
Claims (1)
- 情報処理関係機器における情報の誤υを検出する回路に
設けたレジスタに信号をセットすることにより、疑似的
に情報の誤りを発生させて、前記情報の誤りを検出する
回路の動作確認を行なう試験回路において、情報が誤っ
たことを検出した後、一定時間後に前記レジスタをリセ
ットする回路を有することを特徴とする情報誤り検出回
路の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163456A JPS5953948A (ja) | 1982-09-20 | 1982-09-20 | 情報誤り検出回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163456A JPS5953948A (ja) | 1982-09-20 | 1982-09-20 | 情報誤り検出回路の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5953948A true JPS5953948A (ja) | 1984-03-28 |
Family
ID=15774224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163456A Pending JPS5953948A (ja) | 1982-09-20 | 1982-09-20 | 情報誤り検出回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953948A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580158A (en) * | 1978-12-12 | 1980-06-17 | Nippon Telegr & Teleph Corp <Ntt> | False fault generation control system |
| JPS5621253A (en) * | 1979-07-28 | 1981-02-27 | Fujitsu Ltd | Virtual failure generating system |
| JPS57111636A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Spurious error signal generator |
-
1982
- 1982-09-20 JP JP57163456A patent/JPS5953948A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580158A (en) * | 1978-12-12 | 1980-06-17 | Nippon Telegr & Teleph Corp <Ntt> | False fault generation control system |
| JPS5621253A (en) * | 1979-07-28 | 1981-02-27 | Fujitsu Ltd | Virtual failure generating system |
| JPS57111636A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Spurious error signal generator |
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