JPS595499A - 記憶装置用の試験装置 - Google Patents
記憶装置用の試験装置Info
- Publication number
- JPS595499A JPS595499A JP57114430A JP11443082A JPS595499A JP S595499 A JPS595499 A JP S595499A JP 57114430 A JP57114430 A JP 57114430A JP 11443082 A JP11443082 A JP 11443082A JP S595499 A JPS595499 A JP S595499A
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- JP
- Japan
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- test data
- test
- circuit
- speed
- signal
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、記憶装置に高速の試験データ全生成して供給
する記憶装置用の試験装置に関するものである。
する記憶装置用の試験装置に関するものである。
第１図は記憶装置用の試験装置を備えた従来の一般的な
システムの概Ｉｎ示すブロック図でるる。
システムの概Ｉｎ示すブロック図でるる。
第１図において、１はＣＰＵ （中央処理装置）、２ｕ
ＭＣＵ （メモリ・コントロール・ユニット）、３はＭ
ＡＣ（メモリ・アクセス・コントローラ）、４は記憶装
置、５は試験装置を示す。
ＭＣＵ （メモリ・コントロール・ユニット）、３はＭ
ＡＣ（メモリ・アクセス・コントローラ）、４は記憶装
置、５は試験装置を示す。
記憶装置４は、第１図に示すように一般にＣＰＵ１から
ＭＣＵ２とＭＡＣ３’ｅ通してアクセスされる。そして
、保守時においては、ＭＡＣ３が■工２から切り離され
、試験装置５によってＭＡＣ３を通して記憶装ｗ４の試
験が行われる。従来の記憶装置４用の試験装ｆｆ１５は
、一般に記憶装置４とＭＡＣ３とをまとめたＭＳＵ （
メモリ・ストレージ・ユニット）に内蔵して持たず、外
部に持っていた。また、最近の記憶装置（ＭＳＵ）は試
験装置を内蔵しつつあるが、記憶装置の高速化に伴い、
高速で動作する試験装置を内蔵することは困難になって
いる。外部に試験装置を周章する場合にも、記憶装置と
同じように高速な試験装置が必要であるが、種々の問題
がある。第１図に示すような試験装置を設けないで、Ｃ
ＰＵからソフト的に記憶装置を試験することもできるが
、その場合にはプログラムを組んで試験することから高
速な試験を行うことは困難である。このように従来は、
記憶装置が実際には高速で使用されていても、試験時に
は実際使用されるときと同様高速な試験を行うことが難
しく、実際使用されるときより大変長い周期で試験が行
われるとい−う問題があった。
ＭＣＵ２とＭＡＣ３’ｅ通してアクセスされる。そして
、保守時においては、ＭＡＣ３が■工２から切り離され
、試験装置５によってＭＡＣ３を通して記憶装ｗ４の試
験が行われる。従来の記憶装置４用の試験装ｆｆ１５は
、一般に記憶装置４とＭＡＣ３とをまとめたＭＳＵ （
メモリ・ストレージ・ユニット）に内蔵して持たず、外
部に持っていた。また、最近の記憶装置（ＭＳＵ）は試
験装置を内蔵しつつあるが、記憶装置の高速化に伴い、
高速で動作する試験装置を内蔵することは困難になって
いる。外部に試験装置を周章する場合にも、記憶装置と
同じように高速な試験装置が必要であるが、種々の問題
がある。第１図に示すような試験装置を設けないで、Ｃ
ＰＵからソフト的に記憶装置を試験することもできるが
、その場合にはプログラムを組んで試験することから高
速な試験を行うことは困難である。このように従来は、
記憶装置が実際には高速で使用されていても、試験時に
は実際使用されるときと同様高速な試験を行うことが難
しく、実際使用されるときより大変長い周期で試験が行
われるとい−う問題があった。
本発明は、上記の問題を解決するものであって、記憶装
置の保守時において、通常使用される動作速度と同じ速
度で記憶装置の試験を行い得る記憶装置用の試験装置を
提供することを目的とするものである。
置の保守時において、通常使用される動作速度と同じ速
度で記憶装置の試験を行い得る記憶装置用の試験装置を
提供することを目的とするものである。
そのために本発明の記憶装置′用の試験装置は、上位ア
ドレスと下位アドンスが与え、られ高速動作するように
なった多重バンク構成の記憶装置、該記憶装置のアクセ
ス全制御するメモリ・アクセス・コントローラ、及ヒ該
メモリ・アクセス！コントローラを通して上記記憶装置
の試験を行う試験装置を備えた記憶装置の試験システム
における記憶装置用の試験装置であって、上記試験装置
は、外部から与えられる試験データを格納する試験デー
タ格納回路、上記記憶装置の動作周期に対応するクロッ
クに基いて該クロック毎に反転する試験データ制御信号
を発生する試験データ制御信号発生回路、及び上記試験
データ格納回路に格納された試験データから上記試験デ
ータ制御信号発生回路の発生する試験データ制御信号に
よって繰り返し反転する高速試験データ信号を発生する
高速試験データ発生回路を設け、上記記憶装置を試験す
る際に与えられる試験データを上記試験データ格納回路
に格納して上記高速試験データ発生回路によって発生さ
れた高速試験データを上記メモリ・アクセス・コントロ
ーラに送るように構成されたことを特徴とするものであ
る。
ドレスと下位アドンスが与え、られ高速動作するように
なった多重バンク構成の記憶装置、該記憶装置のアクセ
ス全制御するメモリ・アクセス・コントローラ、及ヒ該
メモリ・アクセス！コントローラを通して上記記憶装置
の試験を行う試験装置を備えた記憶装置の試験システム
における記憶装置用の試験装置であって、上記試験装置
は、外部から与えられる試験データを格納する試験デー
タ格納回路、上記記憶装置の動作周期に対応するクロッ
クに基いて該クロック毎に反転する試験データ制御信号
を発生する試験データ制御信号発生回路、及び上記試験
データ格納回路に格納された試験データから上記試験デ
ータ制御信号発生回路の発生する試験データ制御信号に
よって繰り返し反転する高速試験データ信号を発生する
高速試験データ発生回路を設け、上記記憶装置を試験す
る際に与えられる試験データを上記試験データ格納回路
に格納して上記高速試験データ発生回路によって発生さ
れた高速試験データを上記メモリ・アクセス・コントロ
ーラに送るように構成されたことを特徴とするものであ
る。
以下、本発明の実施例を図面を参照しつつ説明する。
第２図は本発明の試験装置が適用される記憶装置の試験
システムの１実施例を示す図、第３図は本発明の試験装
置の１実施例を示す図、第４図は第３図の回路の動作を
説明するタイム・チャート、第５図は本発明の試験装置
が適用される記憶装置の１構成例を示す図、第６図は本
発明の記憶装置による試験動作を説明するタイム・チャ
ートである。
システムの１実施例を示す図、第３図は本発明の試験装
置の１実施例を示す図、第４図は第３図の回路の動作を
説明するタイム・チャート、第５図は本発明の試験装置
が適用される記憶装置の１構成例を示す図、第６図は本
発明の記憶装置による試験動作を説明するタイム・チャ
ートである。
図において、３はＭＡＣ（メモリ・アクセス・コントロ
ーラ）、４は記憶装置、５は試験装置、６Ｆｉ、試験デ
ータ格納回路、７は試験データ制御信号発生回路、８は
高速試験データ発生回路、９と１０はＦＦ（フリップ・
フロップ）回路、１１はＥＯＲ（排他的論理和）回路、
１２はクロック信号、１３は外部試験データ入力信号、
１４は高速試験デ〜り出力信号、１５はデコーダ、１６
と１７は分配回路、１８はリード／ライト・クロック発
生回路、１９はセレクト回路を示す。
ーラ）、４は記憶装置、５は試験装置、６Ｆｉ、試験デ
ータ格納回路、７は試験データ制御信号発生回路、８は
高速試験データ発生回路、９と１０はＦＦ（フリップ・
フロップ）回路、１１はＥＯＲ（排他的論理和）回路、
１２はクロック信号、１３は外部試験データ入力信号、
１４は高速試験デ〜り出力信号、１５はデコーダ、１６
と１７は分配回路、１８はリード／ライト・クロック発
生回路、１９はセレクト回路を示す。
第２図において、ＭＥＭ、０ないしＭＥＭ３からなる多
重バンク構成の記憶−装置−４の場合、試験装置５から
は、ＭＡＣ３との間で上位アドレス、リード／ライト信
号、下位アドレス、及びライト・データ又はリード・デ
ータの授受が行われる。本発明は、これらの試験データ
全高速で正又は負に変化させる付加回路を試験装置５に
設けることによって、従来の試験装置５を使用して記憶
装置４を高速で試験するものである。その付加回路につ
いての本発明の１実施例を第３図に示し、その動作全説
明するタイム・チャートを第４図に示している。付加回
路は、第３図に示すように、それぞれがＦＦ回路９と１
０で構成された試験データ格納回路６と試験データ制御
信号発生回路７及びＥＯＩ（回路１１で構成された高速
試験データ発生回路８を備えている。そして、ＣＰＵそ
の他の装置に対して供給される基本のクロック信号１２
が試験データ格納回路６と試験データ制御信号発生回路
７に供給され、外部試験データ入力信号１３が試験デー
タ格納回路６に供給される。なお記憶装置の実際使用さ
れるときの動作周期とクロック信号１２０周期とが対応
する。試験データ格納回路６では、外部試験データ入力
信号１３をクロック信号１２の立ち土がり時にラッチし
、その出力信号が高速試験データ発生回路８に送られる
。試験データ制御信号発生回路７では、クロック信号１
２の立ち上がり毎に論理「１」）と論理「０」とを交互
に繰り返して出力する信号を発生し、その出力信号が高
速試験データ発生回路８に送られる。
重バンク構成の記憶−装置−４の場合、試験装置５から
は、ＭＡＣ３との間で上位アドレス、リード／ライト信
号、下位アドレス、及びライト・データ又はリード・デ
ータの授受が行われる。本発明は、これらの試験データ
全高速で正又は負に変化させる付加回路を試験装置５に
設けることによって、従来の試験装置５を使用して記憶
装置４を高速で試験するものである。その付加回路につ
いての本発明の１実施例を第３図に示し、その動作全説
明するタイム・チャートを第４図に示している。付加回
路は、第３図に示すように、それぞれがＦＦ回路９と１
０で構成された試験データ格納回路６と試験データ制御
信号発生回路７及びＥＯＩ（回路１１で構成された高速
試験データ発生回路８を備えている。そして、ＣＰＵそ
の他の装置に対して供給される基本のクロック信号１２
が試験データ格納回路６と試験データ制御信号発生回路
７に供給され、外部試験データ入力信号１３が試験デー
タ格納回路６に供給される。なお記憶装置の実際使用さ
れるときの動作周期とクロック信号１２０周期とが対応
する。試験データ格納回路６では、外部試験データ入力
信号１３をクロック信号１２の立ち土がり時にラッチし
、その出力信号が高速試験データ発生回路８に送られる
。試験データ制御信号発生回路７では、クロック信号１
２の立ち上がり毎に論理「１」）と論理「０」とを交互
に繰り返して出力する信号を発生し、その出力信号が高
速試験データ発生回路８に送られる。
高速試験データ発生回路８では、上記の双方の出力信号
に基いて外部試験データ入力信号１３と同じ信号及びそ
の反転信号を交互に繰り返す高速試験データ出力信号１
４を発生する。この回路はデータの各ピット毎に設けら
れる。したがって、例えば外部試験データ入力信号１３
がライト・データである場合、入力されたライト・デー
タに対して同じ内容のデータと各ビットの内容が反転し
た内容のデータとが、クロック信号に同期して交互に高
速試験データ発生回路８から出力され、その出力された
ライト・データがＭＡＣ３を通して記憶装置４のＭＥＭ
ＯないしＭＥＭ３に送られる。このようにして発生され
た高速試験データが授受されるＭＡＣ３と記憶装置４の
構成例を第５図に示す。
に基いて外部試験データ入力信号１３と同じ信号及びそ
の反転信号を交互に繰り返す高速試験データ出力信号１
４を発生する。この回路はデータの各ピット毎に設けら
れる。したがって、例えば外部試験データ入力信号１３
がライト・データである場合、入力されたライト・デー
タに対して同じ内容のデータと各ビットの内容が反転し
た内容のデータとが、クロック信号に同期して交互に高
速試験データ発生回路８から出力され、その出力された
ライト・データがＭＡＣ３を通して記憶装置４のＭＥＭ
ＯないしＭＥＭ３に送られる。このようにして発生され
た高速試験データが授受されるＭＡＣ３と記憶装置４の
構成例を第５図に示す。
第５図において、ＭＡＣ３は、記憶装置４の中のＭＥＭ
ＯないしＭＥＭ３の１個を選択する上位アドレスをデコ
ードするデコーダ１５と、デコーダ１５によって選択さ
れたＭＥＭＯないしＭＥＭ３に対し下位アドレスを分配
する分配回路１６と、同様にデコーダ１５によって選択
されたＭＥＭＯないしＭＥＭ３に対しライト・データを
分配する分配回路１７と、リード／ライト信号に従って
ＭＥＭＯないしＭ Ｅ Ｍ ３にクロックを与えるリー
ド／ライト・クロック発生回路１８、ＭＥＭＯないしＭ
ＥＭ３からのリード・データをセレクトするセレクト回
路１９とを備えてい５る。そして、記憶装置４では、Ｍ
ＡＣ３から送られてくるデコーダ１５のセレクト信号と
下位アドレスによってＭＥＭＯないしＭＥＭ３が選択さ
れ、リード／ライト信号に従ってライト・データの書込
み或はリード・データの読出しが行われる。試験装置の
それぞれの信号をタイム・チャートで示したのが第６図
である。記憶装置のＭＥＭＯないしＭＥＭ３はクロック
信号の周期の４倍の長さの周期で動作するものであるが
、記憶装置全体としては、インタリープ方式を採用する
ことにより、クロック信号の周期でＭＥＭＯから順次Ｍ
ＥＭ３へ切り換えて動作させ、全体としてクロック信号
の周期と同じ速さで高速動作する記憶装置を構成してい
る（■ないし＠ｌ）。従来の試験装置から与えられる下
位アドレス■及びライト・データ■はＭ Ｅ Ｍ Ｏな
いしＭＥＭ３の動作と同じ長い周期のものであるが、こ
れを先に説明したように第３図の回路によって、高速試
験データ■と■に変換してＭＡＣに送り、実際に記憶装
置が使用される周期と同じ高速の試験が行える。ＭＥＭ
ＯがらＭＥＭ３まで同じアドレス及びデータによる試験
を行った場合には、レベル試験になってしまい反射があ
った場合にも反射の試験ができず、またタイミングのめ
まい試験になっ−〔しまう。しかし本発明では、内容が
論理的に反転するアドレス及びデータ全交互に与えて試
験を行うので、上述のような問題もなくなる。
ＯないしＭＥＭ３の１個を選択する上位アドレスをデコ
ードするデコーダ１５と、デコーダ１５によって選択さ
れたＭＥＭＯないしＭＥＭ３に対し下位アドレスを分配
する分配回路１６と、同様にデコーダ１５によって選択
されたＭＥＭＯないしＭＥＭ３に対しライト・データを
分配する分配回路１７と、リード／ライト信号に従って
ＭＥＭＯないしＭ Ｅ Ｍ ３にクロックを与えるリー
ド／ライト・クロック発生回路１８、ＭＥＭＯないしＭ
ＥＭ３からのリード・データをセレクトするセレクト回
路１９とを備えてい５る。そして、記憶装置４では、Ｍ
ＡＣ３から送られてくるデコーダ１５のセレクト信号と
下位アドレスによってＭＥＭＯないしＭＥＭ３が選択さ
れ、リード／ライト信号に従ってライト・データの書込
み或はリード・データの読出しが行われる。試験装置の
それぞれの信号をタイム・チャートで示したのが第６図
である。記憶装置のＭＥＭＯないしＭＥＭ３はクロック
信号の周期の４倍の長さの周期で動作するものであるが
、記憶装置全体としては、インタリープ方式を採用する
ことにより、クロック信号の周期でＭＥＭＯから順次Ｍ
ＥＭ３へ切り換えて動作させ、全体としてクロック信号
の周期と同じ速さで高速動作する記憶装置を構成してい
る（■ないし＠ｌ）。従来の試験装置から与えられる下
位アドレス■及びライト・データ■はＭ Ｅ Ｍ Ｏな
いしＭＥＭ３の動作と同じ長い周期のものであるが、こ
れを先に説明したように第３図の回路によって、高速試
験データ■と■に変換してＭＡＣに送り、実際に記憶装
置が使用される周期と同じ高速の試験が行える。ＭＥＭ
ＯがらＭＥＭ３まで同じアドレス及びデータによる試験
を行った場合には、レベル試験になってしまい反射があ
った場合にも反射の試験ができず、またタイミングのめ
まい試験になっ−〔しまう。しかし本発明では、内容が
論理的に反転するアドレス及びデータ全交互に与えて試
験を行うので、上述のような問題もなくなる。
以上の説明から明らかなように、本発明によれば、外部
試験データが低速でおるにもが・かわらず、高速で変化
する試験データが発生でき、通常使用される動作速度と
同じ速度で記憶装置の試験全行うことができる。
試験データが低速でおるにもが・かわらず、高速で変化
する試験データが発生でき、通常使用される動作速度と
同じ速度で記憶装置の試験全行うことができる。
第１図は記憶装置用の試験装置を備えた従来の一般的な
システムの概要を示すブロック図、第２図は本発明の試
験装置が適用される記憶装置の試験システムの１実施例
を示す図、第３図は本発明の試験装置の１実施例を示す
図、第４図は第３図の回路の動作を説明するタイム・チ
ャート、第５図は本発明の試験装置が適用される記憶装
置の１構成１例を示す図、第６図は本発明の記憶装置に
よる試験動作を説明するタイム・チャートである。 １・・・ＣＰＵ （中央処理装置）、２・・・ＭＣＵ
（メモリ・コントロール・ユニット）、３・・・ＭＡＣ
（メモリ・アクセス・コントローラ）、４・・・記憶装
置、５・・・試験装置、６・・・試験データ格納回路、
７・・・試験データ制御信号発生回路、８・・・高速試
験データ発生回路、９と１０・・・ＦＦ（フリップ・フ
ロップ）回路、１１・・・ＥＯＲ（排他的論理和）回路
、１２・・・クロック信号、１３・・・外部試験データ
入力信号、１４・・・高速試験データ出力信号、１５・
・・デコーダ、１６と１７・・・分配回路、１８・・・
リード／ライト・クロック発生回路、１９・・・セレク
ト回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
システムの概要を示すブロック図、第２図は本発明の試
験装置が適用される記憶装置の試験システムの１実施例
を示す図、第３図は本発明の試験装置の１実施例を示す
図、第４図は第３図の回路の動作を説明するタイム・チ
ャート、第５図は本発明の試験装置が適用される記憶装
置の１構成１例を示す図、第６図は本発明の記憶装置に
よる試験動作を説明するタイム・チャートである。 １・・・ＣＰＵ （中央処理装置）、２・・・ＭＣＵ
（メモリ・コントロール・ユニット）、３・・・ＭＡＣ
（メモリ・アクセス・コントローラ）、４・・・記憶装
置、５・・・試験装置、６・・・試験データ格納回路、
７・・・試験データ制御信号発生回路、８・・・高速試
験データ発生回路、９と１０・・・ＦＦ（フリップ・フ
ロップ）回路、１１・・・ＥＯＲ（排他的論理和）回路
、１２・・・クロック信号、１３・・・外部試験データ
入力信号、１４・・・高速試験データ出力信号、１５・
・・デコーダ、１６と１７・・・分配回路、１８・・・
リード／ライト・クロック発生回路、１９・・・セレク
ト回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 上位アドレスと下位アドレスが与えられ高速動作するよ
うになった多重バンク構成の記憶装置、該記憶装置のア
クセスを制御するメモリ・アクセス・コントローラ、及
び該メモリ・アクセス・コントローラを通して上記記憶
装置の試験を行う試験装置を備えた記憶装置の試験シス
テム顛おける記憶装置用の試験装置であって、上記試験
装置は、外部から与えられる試験データを格納する試験
データ格納回路、上記記憶装置の動作周期に対応するク
ロックに基いて該クロック毎に反転する試験データ制御
信号を発生する試験デー、夕制御信号発生回路、及び上
記試験データ格納回路に格納された試験データから上記
試験データ制御信号発生回路の発生する試験データ制御
信号によって繰り返し反転する高速試験データ信号を発
生する高速試験データ発生回路を設け、上記記憶装置全
試験する際に与えられる試験データを上記試験データ格
納回路に格納して上記高速試験データ発生回路によって
発生された高速試験データを上記メモリ・アクセス・コ
ントローラに送るように構成されたことを特徴とする記
憶装置用の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114430A JPS595499A (ja) | 1982-06-30 | 1982-06-30 | 記憶装置用の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114430A JPS595499A (ja) | 1982-06-30 | 1982-06-30 | 記憶装置用の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595499A true JPS595499A (ja) | 1984-01-12 |
Family
ID=14637518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114430A Pending JPS595499A (ja) | 1982-06-30 | 1982-06-30 | 記憶装置用の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595499A (ja) |
-
1982
- 1982-06-30 JP JP57114430A patent/JPS595499A/ja active Pending
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