JPS5956278A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5956278A JPS5956278A JP57166510A JP16651082A JPS5956278A JP S5956278 A JPS5956278 A JP S5956278A JP 57166510 A JP57166510 A JP 57166510A JP 16651082 A JP16651082 A JP 16651082A JP S5956278 A JPS5956278 A JP S5956278A
- Authority
- JP
- Japan
- Prior art keywords
- address
- value
- register
- instruction
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、仮想記憶アドレス方式を採用しかつメモリ上
のオペランドのアドレスを直接指定テナクペースレジス
タを用いた間接指定をするデータ処理装置に関する。
のオペランドのアドレスを直接指定テナクペースレジス
タを用いた間接指定をするデータ処理装置に関する。
従来技術
仮想記憶アドレス方式を採用しかつオペランドアドレス
を間接的に指定しでいるデータ処理装置は、オペランド
を得るのに次の手順を踏まなけれはならなかった。
を間接的に指定しでいるデータ処理装置は、オペランド
を得るのに次の手順を踏まなけれはならなかった。
（１）命令のペースレジスタ番号部で指定される番号の
ペースレジスタ読出し く一１ｌｌ Ｍ出されたペースレジスタの内容と、命
令のアドレス変位部加算により論理アドレスの算出 （曲 アドレス変換テーブルを索引し、論理アドレスを
実アドレスに変換 （ＩＶ） 変換後の実アドレスによりメモリの読出し
しかるに一般に論理アドレスを実アドレスに変換するの
は、メモリからのアドレス変換テーブルの読出しを含み
多大な時間を要するため、演算処理の時間短縮を必要と
する高速、大型の処理装置にあっては、実効的に”アド
レス変換時間を短縮する方法として、アドレス変候バソ
フア（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ
Ｂｕｆｆｅｒ、以下ＴＬ８と略する）と称する高速アク
セス可能な論理アドレス・実アドレス変換対のバッファ
を備える方法が多くとられている。
ペースレジスタ読出し く一１ｌｌ Ｍ出されたペースレジスタの内容と、命
令のアドレス変位部加算により論理アドレスの算出 （曲 アドレス変換テーブルを索引し、論理アドレスを
実アドレスに変換 （ＩＶ） 変換後の実アドレスによりメモリの読出し
しかるに一般に論理アドレスを実アドレスに変換するの
は、メモリからのアドレス変換テーブルの読出しを含み
多大な時間を要するため、演算処理の時間短縮を必要と
する高速、大型の処理装置にあっては、実効的に”アド
レス変換時間を短縮する方法として、アドレス変候バソ
フア（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ
Ｂｕｆｆｅｒ、以下ＴＬ８と略する）と称する高速アク
セス可能な論理アドレス・実アドレス変換対のバッファ
を備える方法が多くとられている。
以下ＴＬＢを使った上記アドレス変換の手順をへ体的に
説明する。
説明する。
第１図は、従来技術によりオペランドレジスタ得てから
演算を行うまでの過程の例を示すブロック図である。
演算を行うまでの過程の例を示すブロック図である。
命令レジスタ１の内容３２ビツトのうち後半の１６ビツ
トは、ペースレジスタ番号２とアドレス変位３とより成
る。汎用レジスタ４は、３２ビツトのレジスタ１６個か
ら成り、その一部がペースレジスタとして使用される。
トは、ペースレジスタ番号２とアドレス変位３とより成
る。汎用レジスタ４は、３２ビツトのレジスタ１６個か
ら成り、その一部がペースレジスタとして使用される。
アドレス加算器５は、ペースレジスタ番号２で指定され
たペースレジスタから読み出したペースアドレスと命令
のアドレス変位５を加えて論理アドレスを得る回路で、
その出力がアドレス変換バッファ６に入力される。アド
レス変換バッファ乙の出力は実アドレスであり、この笑
アドレスを１史ってメモリ７をアクセスし、目的のメベ
ランドをオペランドレジスタ８に慢てから演鉢器９によ
り演算を行う。
たペースレジスタから読み出したペースアドレスと命令
のアドレス変位５を加えて論理アドレスを得る回路で、
その出力がアドレス変換バッファ６に入力される。アド
レス変換バッファ乙の出力は実アドレスであり、この笑
アドレスを１史ってメモリ７をアクセスし、目的のメベ
ランドをオペランドレジスタ８に慢てから演鉢器９によ
り演算を行う。
このようにしてＴＬＢを設けることにより、前述のオペ
ランドを得る手順の５査目のステップである「論理アド
レスを実アドレスに変換」の部分の処理時間は大幅に短
縮されることになる。
ランドを得る手順の５査目のステップである「論理アド
レスを実アドレスに変換」の部分の処理時間は大幅に短
縮されることになる。
しかしながら、手順の項目数が減ったわけではないので
、前述のオペランドを得る手順４項目はそのまま残るこ
とが、よりいっそうの高速化の妨げとなっている。と（
に分岐命令にあっては、分岐命令のオペランドに相当す
る分岐先命令の読出しにも４段階要するので、これが分
岐命令の性能の上限を与える結果になっていた。
、前述のオペランドを得る手順４項目はそのまま残るこ
とが、よりいっそうの高速化の妨げとなっている。と（
に分岐命令にあっては、分岐命令のオペランドに相当す
る分岐先命令の読出しにも４段階要するので、これが分
岐命令の性能の上限を与える結果になっていた。
発明の目的
本発明の目的は、命令読出しからオペランド読出しまで
の時間を短縮し、処理装置の性能を向上させる１；段を
提供することにある。本発明の他の目的は複雑な制ＮＵ
Ｎ構によらず、高速の処理装置を提供′することにある
。
の時間を短縮し、処理装置の性能を向上させる１；段を
提供することにある。本発明の他の目的は複雑な制ＮＵ
Ｎ構によらず、高速の処理装置を提供′することにある
。
本発明は、命令で指定されるレジスタ番号を入力して実
ア上°レスの上位ビット部分を出力するアドレス変換機
構（高速アドレス変換機構）と、該レジスタの内容と命
令で指定されるアドレス変位との加算を行い論理アドレ
スを出力する加算器と、該アドレス変換機構の出力と該
論理アドレスの下位ビット部分とを接合して実アドレス
の全体を生成する生成手段とを有するデータ処理装置を
特徴とする。
ア上°レスの上位ビット部分を出力するアドレス変換機
構（高速アドレス変換機構）と、該レジスタの内容と命
令で指定されるアドレス変位との加算を行い論理アドレ
スを出力する加算器と、該アドレス変換機構の出力と該
論理アドレスの下位ビット部分とを接合して実アドレス
の全体を生成する生成手段とを有するデータ処理装置を
特徴とする。
発明の実施例
本発明の一実施例について、第２図および第６図を用い
て説明する。第２図において第１図と同じものは、同一
の符号を付して示す。本発明において追加されたものは
、高速アドレス変換バラフッ１１２合成回路１２および
選択回路１５．１４である。高速アドレス変換バッファ
１１は、アドレス変換バッファ６より高速にアクセスで
きる記憶機構であり、命令のペースレジスタ番号２によ
って索引され、実アドレスの上位ビットな出力する。こ
の実アドレス の上位ビットとアドレス加算器５の出力
である下位ビットとが合成回路１２によって合成され、
完全な実アドレスとなる。この実アドレスとアドレス変
換バッファ６の出力の方の実アドレスとがそれぞれの有
効性に基づいて選択回路１３で選択された後メモリ７の
アクセスに使用される。
て説明する。第２図において第１図と同じものは、同一
の符号を付して示す。本発明において追加されたものは
、高速アドレス変換バラフッ１１２合成回路１２および
選択回路１５．１４である。高速アドレス変換バッファ
１１は、アドレス変換バッファ６より高速にアクセスで
きる記憶機構であり、命令のペースレジスタ番号２によ
って索引され、実アドレスの上位ビットな出力する。こ
の実アドレス の上位ビットとアドレス加算器５の出力
である下位ビットとが合成回路１２によって合成され、
完全な実アドレスとなる。この実アドレスとアドレス変
換バッファ６の出力の方の実アドレスとがそれぞれの有
効性に基づいて選択回路１３で選択された後メモリ７の
アクセスに使用される。
次に第５図により汎用スレジスタ４、アドレス変換ハ・
ツファ６、高速アドレス変換バッファ１１の数値例を挙
げて説明する。汎用レジスタ４は６２ビツトのレジスタ
１６個からなるが、第３図にはそのうち１＃！から４番
までの数値例を示している。アドレス変換バッファ６は
論理アドレスと実アドレスの対から成るが、アドレス変
換の対象となるビットのみ持てばよいので、例としてア
ドレスの上位２０ビツトを保持している場合を示してい
る。この場合アドレスの下位１２ビツトは変換の対象と
ならず論理アドレスの値がそのまま実アドレスとして使
用される。アドレス変換バッファ６は多数のエントリを
、ｆｆするが、第６図では５個のエントリのみ示してい
る。また各エントリには有効性を示すインディケータ１
ビツトが設けられている。第３図で左側の１桁の数字が
有効性インディケータ、中央５桁の数字が論理アドレス
２０ビツトの１６進表示、右側５桁の数字が実アドレス
２０ビツトの１６進表示である。高速アドレス変換バッ
ファ１１は汎用レジスタ４に対応して１６個のエントリ
から成り各エントリは対応するペースレジスタに対する
実アドレス上位２０ビツトと有効性インディケータとを
１組として２組ずつ有している。これはアドレス計算の
結果、変位部の値によって、論理アドレス上位２０ビツ
トの値がキャリーがあったか否かの２通りとなることに
対応している。高速アドレス変換バッファ１１をアクセ
スする場合には、両方の実アドレスの値を読み出してお
き、アドレス計舅、の結果上位２０ビツトへのキャリー
があったかなかったかによって対応する方を選択回路１
４によって選択する構成になっている。
ツファ６、高速アドレス変換バッファ１１の数値例を挙
げて説明する。汎用レジスタ４は６２ビツトのレジスタ
１６個からなるが、第３図にはそのうち１＃！から４番
までの数値例を示している。アドレス変換バッファ６は
論理アドレスと実アドレスの対から成るが、アドレス変
換の対象となるビットのみ持てばよいので、例としてア
ドレスの上位２０ビツトを保持している場合を示してい
る。この場合アドレスの下位１２ビツトは変換の対象と
ならず論理アドレスの値がそのまま実アドレスとして使
用される。アドレス変換バッファ６は多数のエントリを
、ｆｆするが、第６図では５個のエントリのみ示してい
る。また各エントリには有効性を示すインディケータ１
ビツトが設けられている。第３図で左側の１桁の数字が
有効性インディケータ、中央５桁の数字が論理アドレス
２０ビツトの１６進表示、右側５桁の数字が実アドレス
２０ビツトの１６進表示である。高速アドレス変換バッ
ファ１１は汎用レジスタ４に対応して１６個のエントリ
から成り各エントリは対応するペースレジスタに対する
実アドレス上位２０ビツトと有効性インディケータとを
１組として２組ずつ有している。これはアドレス計算の
結果、変位部の値によって、論理アドレス上位２０ビツ
トの値がキャリーがあったか否かの２通りとなることに
対応している。高速アドレス変換バッファ１１をアクセ
スする場合には、両方の実アドレスの値を読み出してお
き、アドレス計舅、の結果上位２０ビツトへのキャリー
があったかなかったかによって対応する方を選択回路１
４によって選択する構成になっている。
次に第２図の構成と第３図の数値例とによりこの回路σ
月１１１Ｊ作を直切する。実行にさきだって命令レジス
タ１にセットされた命令のペースレジスタ番号２の値が
１．アドレス変位３の餉が１硫で９１１１１ であっ
たとする。ペースレジスタ番号２は、汎用レジスタ４と
高速アドレス変換バク７ア１１に送出さ収それぞれペー
スレジスタの内容と実アドレス値が読み出される。実ア
ドレス値は、この時点ではｏｏｏｏａか００００９か判
定できないので、両方の値が出力される。汎用レジスタ
４の値は、アドレス加算器５に人力され、アドレス加算
が行われる。アドレス加算の過程でアドレス上位２０ビ
ツトへのキャリーの値が高速アドレス変換バッファ１１
に伝えられ、実アドレスとして、キャリーのあった方の
値ｏｕｏｏａが選択回路１４によって選択される。この
実アドレスにアドレス加算結果の下位１２ビツト１００
が合成回路１２で合成され、００００８１００か夾アド
レスとしてメモリ７がアクセスされる。
月１１１Ｊ作を直切する。実行にさきだって命令レジス
タ１にセットされた命令のペースレジスタ番号２の値が
１．アドレス変位３の餉が１硫で９１１１１ であっ
たとする。ペースレジスタ番号２は、汎用レジスタ４と
高速アドレス変換バク７ア１１に送出さ収それぞれペー
スレジスタの内容と実アドレス値が読み出される。実ア
ドレス値は、この時点ではｏｏｏｏａか００００９か判
定できないので、両方の値が出力される。汎用レジスタ
４の値は、アドレス加算器５に人力され、アドレス加算
が行われる。アドレス加算の過程でアドレス上位２０ビ
ツトへのキャリーの値が高速アドレス変換バッファ１１
に伝えられ、実アドレスとして、キャリーのあった方の
値ｏｕｏｏａが選択回路１４によって選択される。この
実アドレスにアドレス加算結果の下位１２ビツト１００
が合成回路１２で合成され、００００８１００か夾アド
レスとしてメモリ７がアクセスされる。
すなわち論理アドレス計−７ｉ７Ｊ″−終了したのとほ
ぼ同時点で実アドレスが求まることになり、アドレス変
換がほとんど時間をかけずに可能になったのと等価であ
る。従来技術のアドレス変換バッファ６があい変らず設
置しであるのは、高速アドレス変換バッファ１１による
実アドレスの算出が有効性インディケータが表示されて
いない等の理由で、高速アドレス変換バッファ１１の内
容が使用できない場合の代替手段としてである。アドレ
ス変換バッファ６を使うアドレス変換は、上記の高速ア
ドレス変換よりは遅いが、アドレス変換テーブルを読み
出すよりも速い手段となるので、これにより求められた
実アドレスが、選択回路１６にて切替えられて、メモリ
アクセスに使用される。
ぼ同時点で実アドレスが求まることになり、アドレス変
換がほとんど時間をかけずに可能になったのと等価であ
る。従来技術のアドレス変換バッファ６があい変らず設
置しであるのは、高速アドレス変換バッファ１１による
実アドレスの算出が有効性インディケータが表示されて
いない等の理由で、高速アドレス変換バッファ１１の内
容が使用できない場合の代替手段としてである。アドレ
ス変換バッファ６を使うアドレス変換は、上記の高速ア
ドレス変換よりは遅いが、アドレス変換テーブルを読み
出すよりも速い手段となるので、これにより求められた
実アドレスが、選択回路１６にて切替えられて、メモリ
アクセスに使用される。
なおペースレジスタの内容が変更されたときには、高速
アドレス変換バッファ１１の対応するペースレジスタに
ついてのエントリを２組とも無効にする。すなわち有効
性インディケータを１から０にリセットする。次に無効
なペースレジスタを使用する命令が現れたとき、その時
点でアドレス変換を行い、得られた実アドレスの結果を
キャリーがあったか否かによって上記２組のエントリｓ
／′５′ｒのいずれか一方に格納し、対応する二ントリ
場所の有効性インディケータを０から１にセットする。
アドレス変換バッファ１１の対応するペースレジスタに
ついてのエントリを２組とも無効にする。すなわち有効
性インディケータを１から０にリセットする。次に無効
なペースレジスタを使用する命令が現れたとき、その時
点でアドレス変換を行い、得られた実アドレスの結果を
キャリーがあったか否かによって上記２組のエントリｓ
／′５′ｒのいずれか一方に格納し、対応する二ントリ
場所の有効性インディケータを０から１にセットする。
上記のように本発明においては、従来技術のＴＬＢのほ
かに高速アドレス変換バッファと称される小容量・高速
の第２のＴＬＢが併設される。
かに高速アドレス変換バッファと称される小容量・高速
の第２のＴＬＢが併設される。
この第２のＴＬＢを検索するためのアドレスは、命令の
ペースレジスタ番号２であり、論理アドレス針刃過程で
同時並列に実アドレスを求める動作を行わせることがで
きる。第２のＴｈＩ４による高速のアドレス変換が首尾
よくいった場合には、アドレス加算器５によって論理ア
ドレスの計ηが完了するのと同時点で実アドレスが求ま
っていることになり、論理アドレスから実アドレスへの
変換に要する時間が見かけ上０になったことと等しい。
ペースレジスタ番号２であり、論理アドレス針刃過程で
同時並列に実アドレスを求める動作を行わせることがで
きる。第２のＴｈＩ４による高速のアドレス変換が首尾
よくいった場合には、アドレス加算器５によって論理ア
ドレスの計ηが完了するのと同時点で実アドレスが求ま
っていることになり、論理アドレスから実アドレスへの
変換に要する時間が見かけ上０になったことと等しい。
ｊなわち上記で述べたオペランドを得る手順４項目が６
項目ですむことと等価であり、それだけ高速化がはかれ
ることとなる。
項目ですむことと等価であり、それだけ高速化がはかれ
ることとなる。
発明の効果
本発明によれば比較的小量の回路追加により、高速アド
レス変換が実現し、とくに分岐命令の性能向上にその効
果が大きい。
レス変換が実現し、とくに分岐命令の性能向上にその効
果が大きい。
第１図は従来例を示すブロック図、第２図は本発明の一
実施例を示すブロック図、第３図は第２図中の回路の数
値例の図である。 １は命令１／ジスタ、２はペースレジスタ番号、３はア
ドレス変位、４は汎用レジスタ、５はアドレス加舅器、
６はアドレス変換バッファ、７はメモリ、１１は高速ア
ドレス変換バッファ、１２は合成回路、１３．１４は選
択回路である。 才 １ 図
実施例を示すブロック図、第３図は第２図中の回路の数
値例の図である。 １は命令１／ジスタ、２はペースレジスタ番号、３はア
ドレス変位、４は汎用レジスタ、５はアドレス加舅器、
６はアドレス変換バッファ、７はメモリ、１１は高速ア
ドレス変換バッファ、１２は合成回路、１３．１４は選
択回路である。 才 １ 図
Claims (1)
- 仮想記憶アドレス方式が採用されかつ命令のオペランド
・アドレスはレジスタを介して間接指定されるデータ処
理装置において、前記命令で指定されるレジスタ番号を
入力して実アドレスの上位ビット部分を出力するアドレ
ス変換機構と、前記番号のレジスタの内容と前記命令で
指定されるアドレス変位との加算を行い論理アドレスを
出力する加算器と、前記アドレス変換機構の出力と前記
出力される論Ｊ！ｌｊアドレスの下位ビット部分とを接
合して実アドレスの全体を生成する生成手段とを有する
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166510A JPS5956278A (ja) | 1982-09-27 | 1982-09-27 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166510A JPS5956278A (ja) | 1982-09-27 | 1982-09-27 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5956278A true JPS5956278A (ja) | 1984-03-31 |
Family
ID=15832674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166510A Pending JPS5956278A (ja) | 1982-09-27 | 1982-09-27 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956278A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177145A (ja) * | 1988-01-06 | 1989-07-13 | Nec Corp | 情報処理装置 |
| WO2001042927A1 (fr) * | 1999-12-09 | 2001-06-14 | Fujitsu Limited | Dispositif d'acces memoire et methode utilisant une table d'historique des traductions d'adresses |
-
1982
- 1982-09-27 JP JP57166510A patent/JPS5956278A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177145A (ja) * | 1988-01-06 | 1989-07-13 | Nec Corp | 情報処理装置 |
| WO2001042927A1 (fr) * | 1999-12-09 | 2001-06-14 | Fujitsu Limited | Dispositif d'acces memoire et methode utilisant une table d'historique des traductions d'adresses |
| US6993638B2 (en) | 1999-12-09 | 2006-01-31 | Fujitsu Limited | Memory access device and method using address translation history table |
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