JPS5956763A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS5956763A JPS5956763A JP58155095A JP15509583A JPS5956763A JP S5956763 A JPS5956763 A JP S5956763A JP 58155095 A JP58155095 A JP 58155095A JP 15509583 A JP15509583 A JP 15509583A JP S5956763 A JPS5956763 A JP S5956763A
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- JP
- Japan
- Prior art keywords
- layer
- memory cell
- substrate
- polycrystalline
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は゛１１斗体メモリセルに関する。
大容４７）メモＩＪＬｓＩでは、小面積で、大きな蓄積
部容叶を自するメモリセルが重要である。
部容叶を自するメモリセルが重要である。
本発明は、従来の一層多結晶Ｓ１膜を用いた平曲型の１
トランプスタメモリセルよりも小面積で大きな蓄積容量
を有するメモリセルを提ｆ」（するものである。
トランプスタメモリセルよりも小面積で大きな蓄積容量
を有するメモリセルを提ｆ」（するものである。
以下に本発明を実施例により詳細に説明する。
第１図は本発明による１トう／ノスタメモリセルの要部
を示す平面図、第２図〜第５図はそれぞれ第１図のＡ−
Ａ’、 Ｂ−Ｂ′、 Ｃ−Ｃ’、 １つ−Ｄ′断面図で
ある。
を示す平面図、第２図〜第５図はそれぞれ第１図のＡ−
Ａ’、 Ｂ−Ｂ′、 Ｃ−Ｃ’、 １つ−Ｄ′断面図で
ある。
このメモリセルの特徴は、スイッチ／りトラノノスタ部
２と蓄積容量部３をともにＳｉ基板（例えはｐ形）■に
設けた四部中に埋めこんで高集積、小面積化をはかって
いることである。８１基板１１１１に酸化膜６を介して
多結晶Ｓ１電極４，５かＳ１基板の深さ方向に埋めこま
れてスイッチ／りトランンスタ部２と蓄積容量部３を形
成し、スイッチノクトランノスタ２はＳ１基板１の」二
面のヒツト層（ｎ １層）７と蓄積容１１に部３をつな
ぎ、電荷のやりとりを行なう。電極４と基板１および電
極５と基板１の間９酸化膜６は薄いケート酸化膜であり
、ｅ、方向の各メモリセル間を分１ｌｉｌｌするために
、アイツレ−／ヨン酸化膜８が設けられている。９はｌ
】チャネルの場合、ｐ−１−ドープされた多結晶Ｓｉ層
で、その［パにｐ ４層１０が形成されており、酸化膜
６の下向の基板１の表面か電極５によって反転するのを
Ｉｌｌ ＋Ｉｔするアイソレーションの役をする。これ
は電極４，５が図面て左右両側にスイッヂンクトランノ
スタと蓄債容計部、を形成するために相Ｌ！［にアイソ
レーションする必要があるためである。１１はｐＳＧｔ
Ｊ：４珪酸ガラス）膜等の絶縁膜、１２はヒラ１〜電極
、１３はヒツト配線である。
２と蓄積容量部３をともにＳｉ基板（例えはｐ形）■に
設けた四部中に埋めこんで高集積、小面積化をはかって
いることである。８１基板１１１１に酸化膜６を介して
多結晶Ｓ１電極４，５かＳ１基板の深さ方向に埋めこま
れてスイッチ／りトランンスタ部２と蓄積容量部３を形
成し、スイッチノクトランノスタ２はＳ１基板１の」二
面のヒツト層（ｎ １層）７と蓄積容１１に部３をつな
ぎ、電荷のやりとりを行なう。電極４と基板１および電
極５と基板１の間９酸化膜６は薄いケート酸化膜であり
、ｅ、方向の各メモリセル間を分１ｌｉｌｌするために
、アイツレ−／ヨン酸化膜８が設けられている。９はｌ
】チャネルの場合、ｐ−１−ドープされた多結晶Ｓｉ層
で、その［パにｐ ４層１０が形成されており、酸化膜
６の下向の基板１の表面か電極５によって反転するのを
Ｉｌｌ ＋Ｉｔするアイソレーションの役をする。これ
は電極４，５が図面て左右両側にスイッヂンクトランノ
スタと蓄債容計部、を形成するために相Ｌ！［にアイソ
レーションする必要があるためである。１１はｐＳＧｔ
Ｊ：４珪酸ガラス）膜等の絶縁膜、１２はヒラ１〜電極
、１３はヒツト配線である。
以」二説明した本発明のメモリセルは、スイソチングト
う７ンスク部と蓄積容量部を基板中の深さ方向に埋めこ
んだ溝造となっているので、セル面積カ従来の平面型の
１トランジスタメモリセルの％〜Ｖ３（同一蓄積容量）
となり、高集積、小面積化をはかることかできる。
う７ンスク部と蓄積容量部を基板中の深さ方向に埋めこ
んだ溝造となっているので、セル面積カ従来の平面型の
１トランジスタメモリセルの％〜Ｖ３（同一蓄積容量）
となり、高集積、小面積化をはかることかできる。
」二記した本発明のメモリセルの製造方法の例を第１図
〜第５図を参照して、第６図〜第１１図を用いて説明す
る。
〜第５図を参照して、第６図〜第１１図を用いて説明す
る。
第６図に示すように、ｐ形Ｓ１基板１に例えば反応性ス
パッタエンチック技術を用いて、深さ５〜］Ｏμｎ］程
度の凹３１（１５を形成する。つぎに、図示されていな
いか、セル同志をアイソレーションするための四部１５
に直角な所定幅の分１η１１領域（第１図のアイソレー
ション酸化膜８を形成すべき部分）の基板１表面部にイ
オン打込みにより９１層を形成した後、この分離領域以
外の基板表面を窒化Ｓ１膜で覆い、周知のＬＯＧＯＳ
（Ｌｏｃａｌ○ｘｉｄａｔｉｏｎ ｏｒ ５ｉｌｉｃｏ
ｎ）法を用いて公邸１領域にアイツレ−／ヨン酸化１模
８を形成し、２本の酸化膜８て挟まれた領域を第１図の
上下の領域と分１ζ１トする。
パッタエンチック技術を用いて、深さ５〜］Ｏμｎ］程
度の凹３１（１５を形成する。つぎに、図示されていな
いか、セル同志をアイソレーションするための四部１５
に直角な所定幅の分１η１１領域（第１図のアイソレー
ション酸化膜８を形成すべき部分）の基板１表面部にイ
オン打込みにより９１層を形成した後、この分離領域以
外の基板表面を窒化Ｓ１膜で覆い、周知のＬＯＧＯＳ
（Ｌｏｃａｌ○ｘｉｄａｔｉｏｎ ｏｒ ５ｉｌｉｃｏ
ｎ）法を用いて公邸１領域にアイツレ−／ヨン酸化１模
８を形成し、２本の酸化膜８て挟まれた領域を第１図の
上下の領域と分１ζ１トする。
ついて、第７図に示すように、基板１の全面にｐ ’ｌ
不純物（例えはポロン）を含んだ薄い多結晶Ｓｉ層９．
９’（約１０００ Ａ、 ）を形成し、熱拡散てｐ４不
純物を８１基板１内にＱ、５ ｐｍ程度拡散し、ｐ１層
１０゜１０′を形成し、凹部１５の側壁１６．１６’を
電気的に分１帷する。なお、」二記工程では、ビット層
となるべき基板表面部の多結晶８１層９′下にｐ不純物
が残存するが、これは後述するようにヒ、１・層７の形
成時に、ｐｌ ｍＷ度約１０１ｆｉ 〜１０１７ｃｍ−
３よりはるかに大きい約１０２°ｃｍ−３のｎ゛不純物
（例えばヒ素）を導入するので、このｐ）の残存は問題
にならない。
不純物（例えはポロン）を含んだ薄い多結晶Ｓｉ層９．
９’（約１０００ Ａ、 ）を形成し、熱拡散てｐ４不
純物を８１基板１内にＱ、５ ｐｍ程度拡散し、ｐ１層
１０゜１０′を形成し、凹部１５の側壁１６．１６’を
電気的に分１帷する。なお、」二記工程では、ビット層
となるべき基板表面部の多結晶８１層９′下にｐ不純物
が残存するが、これは後述するようにヒ、１・層７の形
成時に、ｐｌ ｍＷ度約１０１ｆｉ 〜１０１７ｃｍ−
３よりはるかに大きい約１０２°ｃｍ−３のｎ゛不純物
（例えばヒ素）を導入するので、このｐ）の残存は問題
にならない。
つきに、第８図に示すように、ゲート酸化を行ない、８
１基板１の全面」二に薄い酸化膜６（厚さ数＋ｏｏＡ）
を形成し、選択エビクキシャル技術により四部１５内だ
けに蓄積容量部電極となる多結晶Ｓ１層５を深さの％程
度に成長させる。ここで、選択エヒリキノヤル成長技術
は、バイポーラ素子の作製の際にｊ目いられることがあ
り、周知の技術であるが、簡ｔｉｔに説明しておく。ま
す、第７図の状態から出発して、基板１の表面全体に薄
い酸化膜６を形成した後、エビクキシャル成長の種とな
る多結晶Ｓｉ層を基板全面に被着する。その後、Δ１１
摸を全面に被着し、所定のマスクを用いて、エビクキシ
ャル成長さぜるべき凹部１５のＡｊ？膜表向をアルミナ
ＣＭ２０３ ）化する。ついて、Ｍ膜エッチ、多結晶８
１層エッチを順次に行ない、四部１５底面」二辺外のＡ
／膜と多結晶Ｓｉ層を除去した後、アルミナ膜およびＡ
ｅ膜を順次エッチして除去すれば、凹部１５の底面上た
けに多結晶Ｓ１層が残る。あとは周知のエピクキ／セル
技術により、第８図に示すように、厚い多結晶Ｓｉ層５
を成長させることができる。
１基板１の全面」二に薄い酸化膜６（厚さ数＋ｏｏＡ）
を形成し、選択エビクキシャル技術により四部１５内だ
けに蓄積容量部電極となる多結晶Ｓ１層５を深さの％程
度に成長させる。ここで、選択エヒリキノヤル成長技術
は、バイポーラ素子の作製の際にｊ目いられることがあ
り、周知の技術であるが、簡ｔｉｔに説明しておく。ま
す、第７図の状態から出発して、基板１の表面全体に薄
い酸化膜６を形成した後、エビクキシャル成長の種とな
る多結晶Ｓｉ層を基板全面に被着する。その後、Δ１１
摸を全面に被着し、所定のマスクを用いて、エビクキシ
ャル成長さぜるべき凹部１５のＡｊ？膜表向をアルミナ
ＣＭ２０３ ）化する。ついて、Ｍ膜エッチ、多結晶８
１層エッチを順次に行ない、四部１５底面」二辺外のＡ
／膜と多結晶Ｓｉ層を除去した後、アルミナ膜およびＡ
ｅ膜を順次エッチして除去すれば、凹部１５の底面上た
けに多結晶Ｓ１層が残る。あとは周知のエピクキ／セル
技術により、第８図に示すように、厚い多結晶Ｓｉ層５
を成長させることができる。
つぎに、第９図に示すように、８１基板１の表面の酸化
膜を除去して再酸化する。これは、第２図のトランノス
ク部２に高品質の薄い酸化膜６を形成すると同時に蓄積
容量部電極となる多結晶Ｓｉ層５の表面にも酸化膜６を
形成し、絶縁する目的をもつ。
膜を除去して再酸化する。これは、第２図のトランノス
ク部２に高品質の薄い酸化膜６を形成すると同時に蓄積
容量部電極となる多結晶Ｓｉ層５の表面にも酸化膜６を
形成し、絶縁する目的をもつ。
つきに、第１０図に示すように、多結晶Ｓ１層５を形成
したのと同様な選択エピタキシ、１．ル成長技術により
、その」二にスイッチングトランンスタの電極となる多
結晶Ｓｉ層４を凹部が埋まる程度の厚さに形成する。
したのと同様な選択エピタキシ、１．ル成長技術により
、その」二にスイッチングトランンスタの電極となる多
結晶Ｓｉ層４を凹部が埋まる程度の厚さに形成する。
つきに、第１１図に示すように、表面のＩｈい酸化膜を
除去し、全面にｎ ’ｌイオンの打込みを行ない、Ｓｉ
基板ｌの凸部表面部にヒツトｎ１層７を形成する。この
とき、多結晶Ｓｉ層４にも同時にｎ“１が入った方か、
多結晶Ｓｉ層２の比抵抗が下がるので好ましい。その後
、全面にＣＶＤ法によりＰＳＧ膜等の絶縁膜１１を形成
し、その上にヒツト層７から延び、アイソレーンヨン酸
化膜８上を走るＡ／’電極配線１２．１３を形成する。
除去し、全面にｎ ’ｌイオンの打込みを行ない、Ｓｉ
基板ｌの凸部表面部にヒツトｎ１層７を形成する。この
とき、多結晶Ｓｉ層４にも同時にｎ“１が入った方か、
多結晶Ｓｉ層２の比抵抗が下がるので好ましい。その後
、全面にＣＶＤ法によりＰＳＧ膜等の絶縁膜１１を形成
し、その上にヒツト層７から延び、アイソレーンヨン酸
化膜８上を走るＡ／’電極配線１２．１３を形成する。
図示はしていないか、実際には、その後で／ランによる
パソシヘーンヨン処理をイＪない、テハイスは什」−る
ことになる。
パソシヘーンヨン処理をイＪない、テハイスは什」−る
ことになる。
以−１−の方法で、第１図〜第５図に示す本発明のメモ
リセルか得られる。図かられかるように、アイソレーン
ヨン酸化膜８とほぼ直角に走っているスイッチ／グトラ
ンンスタ電極の多結晶Ｓ１層４とその下の蓄積容量細電
極の多結晶８１層５なとはアイソレーノヨン酸化膜８の
近くて多少（はぼ０４μｍ程度）ちり」二かるか、はと
んと゛ト坦に近い程度である。
リセルか得られる。図かられかるように、アイソレーン
ヨン酸化膜８とほぼ直角に走っているスイッチ／グトラ
ンンスタ電極の多結晶Ｓ１層４とその下の蓄積容量細電
極の多結晶８１層５なとはアイソレーノヨン酸化膜８の
近くて多少（はぼ０４μｍ程度）ちり」二かるか、はと
んと゛ト坦に近い程度である。
以上述べたように、１トランジスタＪｒｌリメモリセル
を８１基板の深さ方向に埋め込んた形の本発明によるメ
モリセルは、高集積化の面で通常の平面構造のものより
優れている。また、製造１．Ｌ ｊ、’＋：の説明から
明らかなように、Ａｊ？配線時の段差がほとんどない（
本発明ではＱ、４．７ｃｍ程度であるのに対し、通常の
ものでは１μｍ程度の段差かある）ことより、／Ｖ配線
の段差部における断線を起しにくい。
を８１基板の深さ方向に埋め込んた形の本発明によるメ
モリセルは、高集積化の面で通常の平面構造のものより
優れている。また、製造１．Ｌ ｊ、’＋：の説明から
明らかなように、Ａｊ？配線時の段差がほとんどない（
本発明ではＱ、４．７ｃｍ程度であるのに対し、通常の
ものでは１μｍ程度の段差かある）ことより、／Ｖ配線
の段差部における断線を起しにくい。
さらに、Ａｅ配線が平坦であるために、より微細加工し
易いという利点もあわせもっている。
易いという利点もあわせもっている。
第１図は本発明によるメモリセルの要部を示す平面図、
第２図〜第５図はそれぞれ第１図のＡ−Ａ’、 Ｂ−Ｂ
’、 Ｃ−Ｃ’、 Ｄ−Ｄ’断面図、第６図〜第１１図
は本発明によるメモリセルの製造工程説明図である。 図において。 １ ｐ 形８１ 基イ反 ２：スイソチノグトランジスク ３：蓄積容量部 ４、スイッチノクトう７ジスタの多結晶８１電極５：蓄
積容量１°り１！の多結晶Ｓｉ電極６二酸化膜 ７：ヒ、ント夏】１層 ８：アイソレーンヨン酸化膜 ９ ： ｐ’ドープされた多結晶８１層１０ ： ｐ”
層 ＋ｔ ： ＰｓＧｌ１分 １２、ヒツト電極 １；３：ビット配線 代理人弁ｐｌｉ士 中 村純之助 ｆ’１ 図 Ｔ４ 図 ３ ８ ８ ７′６７ 左７７ オ８ ロ 岸９ 図 ７１’１０ 図
第２図〜第５図はそれぞれ第１図のＡ−Ａ’、 Ｂ−Ｂ
’、 Ｃ−Ｃ’、 Ｄ−Ｄ’断面図、第６図〜第１１図
は本発明によるメモリセルの製造工程説明図である。 図において。 １ ｐ 形８１ 基イ反 ２：スイソチノグトランジスク ３：蓄積容量部 ４、スイッチノクトう７ジスタの多結晶８１電極５：蓄
積容量１°り１！の多結晶Ｓｉ電極６二酸化膜 ７：ヒ、ント夏】１層 ８：アイソレーンヨン酸化膜 ９ ： ｐ’ドープされた多結晶８１層１０ ： ｐ”
層 ＋ｔ ： ＰｓＧｌ１分 １２、ヒツト電極 １；３：ビット配線 代理人弁ｐｌｉ士 中 村純之助 ｆ’１ 図 Ｔ４ 図 ３ ８ ８ ７′６７ 左７７ オ８ ロ 岸９ 図 ７１’１０ 図
Claims (1)
- １、−・導電形半導体基板の一表面に凹部が設けられ、
前記凹部内に前記基板および相ｒ４Ｈとの間に設けられ
た絶縁膜を介して多結晶シリコン層からなるトランノス
タ電極および蓄積容量部電極か前記四部の深さ方向に二
層に設けられ、前記凹）“り１（両側の前記基板表！Ｉ
’ｌｌ ｊＴｌｆに前記トランノスタ電極の厚さよりも
薄い他導電形の層か設けられていることを９．〒徴とす
る半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155095A JPS5956763A (ja) | 1983-08-26 | 1983-08-26 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155095A JPS5956763A (ja) | 1983-08-26 | 1983-08-26 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956763A true JPS5956763A (ja) | 1984-04-02 |
| JPH035669B2 JPH035669B2 (ja) | 1991-01-28 |
Family
ID=15598518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58155095A Granted JPS5956763A (ja) | 1983-08-26 | 1983-08-26 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956763A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115367A (ja) * | 1986-11-04 | 1988-05-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JP2007535132A (ja) * | 2003-12-19 | 2007-11-29 | マイクロン テクノロジー， インク． | 集積回路メモリーセル及びその製法 |
-
1983
- 1983-08-26 JP JP58155095A patent/JPS5956763A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115367A (ja) * | 1986-11-04 | 1988-05-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JP2007535132A (ja) * | 2003-12-19 | 2007-11-29 | マイクロン テクノロジー， インク． | 集積回路メモリーセル及びその製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035669B2 (ja) | 1991-01-28 |
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