JPH0478166A - 半導体メモリ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体メモリ及びその製造方法に関し、特に
、ダイナミックＲＡＭに適用して好適なものである。

〔発明の概要］ 本発明は、キャパシタとアクセストランジスタとにより
構成されるメモリセルを有する半導体メモリにおいて、
絶縁分離された島状の単結晶半導体層とこの島状の単結
晶半導体層を保持する基台との間における島状の単結晶
半導体層側に誘電体膜を介して少な（とも一方のキャパ
シタ電極を形成するとともに、島状の単結晶半導体層に
アクセ７−ストランジスタを形成することによって、半
導体メモリの高速化、α線によるソフトエラーに対する
耐性の向上及びメモリセルの高集積密度化を回ることが
できるようにしたものである。

〔従来の技術〕

高集積のダイナミックＲＡＭを実現するための技術とし
て、メモリセルを構成するアクセストランジスタを多結
晶シリコン（ｓｉ）　薄膜を用いた薄膜トランジスタ（
ＴＰＴ）により形成し、このアクセストランジスタとし
てのＴＰＴをキャパシタ上に積層することによりメモリ
セルの面積の縮小を図る技術が知られている（例えば、
特開昭６１−４２７１号公報、特開昭６１−１５６８６
３号公報）。

〔発明が解決しようとする課題〕

上述の従来の技術によれば、メモリセルの高集積密度化
を図ることは可能であるが、単結晶Ｓｉを用いたＭＯＳ
）ランジスタに比べて動作速度の点などで劣るＴＰＴに
よりアクセストランジスタを形成しているので、ダイナ
ミックＲＡＭの高速化が困難である。

従って本発明の目的は、高速化を図ることができる半導
体メモリを提供することにある。

本発明の他の目的は、α線によるソフトエラーに対する
耐性の向上を図ることができる半導体メモリを提供する
ことにある。

本発明の他の目的は、メモリセルの高集積密度化を図る
ことができる半導体メモリを提供することにある。

本発明の他の目的は、半導体メモリの高速化、α線によ
るソフトエラーに対する耐性の向上及びメモリセルの高
集積密度化を図ることができる半導体メモリの製造方法
を提供することにある。

〔課題を解決するための手段］ 上記目的を達成するために、第１の発明は、キャパシタ
とアクセストランジスタとにより構成されるメモリセル
を有する半導体メモリにおいて、絶縁分離された島状の
単結晶半導体層（７）と、島状の単結晶半導体層（７）
を保持する基台（１）とを具備し、基台（１）と島状の
単結晶半導体層（７）との間における島状の単結晶半導
体層（７）側に誘電体膜（５）を介して少なくとも一方
のキャパシタ電極（３）が形成され、島状の単結晶半導
体層（７）にアクセストランジスタが形成されている。

また、第２の発明は、キャパシタとアクセストランジス
タとにより構成されるメモリセルを有する半導体メモリ
において、絶縁分離された島状の単結晶半導体層（７）
と、島状の単結晶半導体層（７）を保持する基台（１）
とを具備し、基台（１）と島状の単結晶半導体層（７）
との間に島状の単結晶半導体層（７）と電気的に接続さ
れた１１のキャパシタ電極（１６）とこの第１のキャパ
シタ電極（１６）に誘電体膜（１７）を介して対向する
第２のキャパシタ電極（３）とが形成され、島状の単結
晶半導体層（７）にアクセストランジスタが形成されて
いる。

さらに、第３の発明は、キャパシタとアクセストランジ
スタとにより構成されるメモリセルを有する半導体メモ
リの製造方法において、単結晶半導体基板（１３）の第
１の主面に所定の溝（１３ａ）を形成する工程と、溝（
１３ａ）内に研磨ストッパー（６）を埋め込む工程と、
単結晶半導体基板（１３）の第１の主面上に誘電体膜（
５）を形成する工程と、単結晶半導体基ＦＨ，（１３）
の第１の主面上に少なくとも一方のキャパシタ電極（３
）を形成する工程と、単結晶半導体基板（１３）の第１
の主面側を基台（１）と貼り合わせる工程と、単結晶半
導体基板（１３）の第２の主面側から単結晶半導体基板
（１３）を研磨ストッパー（６）が露出するまで研磨す
る工程とを具備する。

〔作用〕

上述のように構成された第１の発明の半導体メモリによ
れば、単結晶半導体層（７）にアクセストランジスタを
形成していること及びこの単結晶半導体層（７）は絶縁
分離されていていわゆるＳＯｆ　　（ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ　ｏｎ　１ｎｓｕｌａｔｏｒ）と同様な構造
と−なっているために寄生容量が小さいことにより、Ｔ
ＰＴによりアクセストランジスタを形成した場合に比べ
てアクセストランジスタの動作速度の向上を図ることが
でき、これによって半導体メモリの高速化を図ることが
できる。また、半導体基板ではなく島状の単結晶半導体
層（７）にアクセストランジスタを形成しているので、
α線が入射しても電荷蓄積ノードへの影響はほとんどな
く、従ってα線によるソフトエラーに対する耐性の向上
を図ることができる。さらに、キャパシタ上にアクセス
トランジスタが積層された構造とすることができるので
、例えばプレーナ型メモリセルに比べてメモリセル１個
当たりの面積を縮小することができ、このためメモリセ
ルの高集積密度化を図ることができる。

上述のように構成された第２の発明の半導体メモリによ
れば、第１の発明の半導体メモリの場合と同様に、半導
体メモリの高速化、α線によるソフトエラーに対する耐
性の向上及びメモリセルの高集積密度化を図ることがで
きる。これに加えて、この第２の発明の半導体メモリに
よれば、単結晶半導体層（７）による段差を利用するこ
とによりキャパシタを湾曲した構造とすることができる
ことから、キャパシタの実効面積をより大きくすること
ができ、従ってキャパシタの容量をより大きくすること
ができる。

上述のように構成された第３の発明の半導体メモリの製
造方法によれば、単結晶半導体基板（１３）を研磨する
ことにより絶縁分離された島状の単結晶半導体層（７）
が形成される。従って、この絶縁分離された島状の単結
晶半導体層（７）にアクセストランジスタを形成するこ
とにより、アクセストランジスタの動作速度の向上を図
ることができ、これによって半導体メモリの高速化を図
ることができる。また、半導体基板ではなく島状の単結
晶半導体層（７）にアクセストランジスタを形成するこ
とができるので、α線によるソフトエラーに対する耐性
の向上を図ることができる。

さらに、キャパシタ上にアクセストランジスタが積層さ
れた構造とすることができるので、メモリセルの高集積
密度化を図ることができる。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。以下の実施例は、いずれもフォールデイラドビッ
トライン（ｆｏｌｄｅｄ　ｂｉｔ　１ｉｎｅン構成のダ
イナミックＲＡＭに本発明を適用した実施例である。

第１図は本発明の第１実施例によるダイナミックＲＡＭ
の平面図、第２図は第１図の■−■線に沿っての断面図
である。

第１図及び第２図に示すように、この第１実施例による
ダイナミックＲＡＭにおいては、補強用の基台１上に、
平坦化膜２を介して、キャパシタ電極としての例えばリ
ン（Ｐ）のような不純物がドープされた多結晶５ｉｌ１
３が形成されている。符号４は例えば膜厚が１０００人
程度０例えばＳｉｎｇ膜のような絶縁膜を示す。この絶
縁膜４ば、後述のビット線ＢＬの半導体領域１０に対す
るコンタクト部に対応する部分に形成されている。この
絶縁膜４は、キャパシタ電極としての多結晶５ｉｌｌ１
３によるビット線ＢＬのコンタクト部への影響を抑える
ためのものである。符号５は誘電体膜を示す。

この誘電体Ｗ！ｉ５としては、例えばＳｉ０ｇ膜や、５
ｉ０２膜とＳｉ、Ｎ、膜と５ｉｏｚｌｉとから成るＯＮ
Ｏ膜などの複合膜を用いることができる。この誘電体ｌ
！５の膜厚は例えば２００人程０である。符号６ば研磨
ストッパーとしての例えば５ｉｚＮ、膜のような絶縁膜
を示す。

符号７は例えばＰ型の島状の単結晶Ｓｉ層を示す。

この場合、この単結晶Ｓｉ層７の下面７ａ及び三つの側
面７ｂ、７ｃ、７ｄにキャパシタ電極としての多結晶５
ｉｌ１３が誘電体膜５を介して対向している。そして、
これらの多結晶５ｉｙ１３、誘電体膜５及び単結晶Ｓｉ
層７によりキャパシタが形成されている。

一方、この単結晶Ｓｉ層層上上は、ＳｉＯ□膜のような
ゲート絶縁Ｗｉ！８が形成されている。また、この単結
晶５４層７中には、ソース領域またはドレイン領域とし
て用いられる例えばｎ゛型の半導体領域９．１０．１１
が形成されている。ＷＬ、、ＷＬｚ　、ＷＬｚ　、ＷＬ
４．ＷＬｓ　、ＷＬ−はワード線を示す。これらのワー
ド線ＷＬ、、ＷＬ、　、ＷＬ、、ＷＬ、、ＷＬ、、ＷＬ
、は、例えばＰ（７）ような不純物がドープされた多結
晶Ｓｉ膜や、この不純物がドープされた多結晶Ｓｉ膜上
に例えばタングステンシリサイド（ＷＳｉ、）膜のよう
な高融点金属シリサイド膜を重ねたポリサイド膜により
形成される。この場合、ワード！ＷＬ、と半導体領域９
．１０とにより、アクセストランジスタとしてのｎチャ
ネルＭＯＳトランジスタが形成されている。同様に、ワ
ード線ＷＬ、と半導体領域１０゜１１とにより、アクセ
ストランジスタとしてのｎチャネルＭＯＳトランジスタ
が形成されている。

符号１２は層間絶縁膜を示す。ワード線ＷＬ。

とワード線ＷＬ、との間におけるこの眉間絶縁膜１２及
びゲート絶縁１１ｊ８の所定部分には、コンタクトホー
ルＣが形成されている。ＢＬは例えばアルミニウム（Ａ
１）配線のようなビット線を示す。

このビット１ｉＢＬは、コンタクトホールＣを通じて半
導体領域１０に接続されている。

次に、上述のように構成されたこの第１実施例によるダ
イナミックＲＡＭの製造方法について説明する。

第３図及び第４図に示すように、まず例えば反応性イオ
ンエツチング（ＲＩＥ）法により例えばｐ型の単結晶Ｓ
ｔ基板工３の素子分離Ｍ域に対応する部分を例えば１０
００人程度０深さまでエツチング除去して溝１３ａを形
成する０次に、例えばＣＶＤ法により全面にＳ　ｉ　ｚ
　Ｎ　Ｊ膜のような絶縁膜６を形成し、さらにこの絶縁
膜６上に例えばレジストのような平坦化ＩＩ（図示せず
）を形成して表面平坦化を行った後、例えばＲＩＥ法に
より基板表面と垂直方向にエッチバックを行う、これに
よって、溝１３ａ内に研磨ストッパーとしての絶縁膜６
が埋め込まれる。次に、例えば熱酸化法により単結晶Ｓ
ｉ基板１３上に絶縁膜４及び誘電体膜５を形成する。次
に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜３を形成
した後、この多結晶５１Ｍ１３に例えばＰのような不純
物をドープして低抵抗化する。

次に、第５図に示すように、多結晶５ｉｌｌＪ上に平坦
化膜２を形成して表面平坦化を行った後、この平坦化膜
２を補強用の基台ｌと貼り合わせる。

次に、単結晶Ｓｉ基板１３をこの単結晶Ｓｉ基板工３の
基台１と反対側の主面側から絶縁膜６が露出するまで研
磨する。この研磨時には、研磨ストッパーとしての絶縁
膜６が露出した時点で研磨が自動的に停止する。この研
磨によって、第６図に示すように、島状の単結晶Ｓｉ層
７が形成される。

次に、第７図に示すように、この島状の単結晶Ｓｉ層層
上上例えば熱酸化法によりゲート絶縁膜８を形成する。

次に、ＣＶＤ法により全面に多結晶Ｓｉ膜を形成し、こ
の多結晶Ｓｉ！ｌに例えばＰのような不純物をドープし
て低抵抗化した後、この多結晶Ｓｉ膜をエツチングによ
りパターニングしてワードＩｉＷＬＷＬ、、ＷＬ３　、
ＷＬ４．ＷＬ、、ＷＬ、を形成するにれらのワード線Ｗ
Ｌ、、ＷＬ２．ＷＬ１ＷＬ、、ＷＬ、、ＷＬ、をポリサ
イド膜により形成する場合には、上述の不純物がドープ
された多結晶５ｉＷｌ上に高融点金属シリサイド膜を形
成し力後にパターニングを行う。

次に、これらのワード線ＷＬ、、ＷＬ２゜ＷＬｚ　、Ｗ
Ｌ４．ＷＬ５．ＷＬｂをマスクとして単結晶Ｓｉ層７中
に例えばヒ素（Ａｓ）のようなｎ型不純物を高濃度にイ
オン注入した後、注入不純物の電気的活性化のためのア
ニールを行う。これによって、第１図及び第２図に示す
ように、単結晶Ｓｉ層７中に例えばｎ”型の半導体領域
９．ｔｏ。

１■が形成される。

次に、ＣＶＤ法により全面に層間絶縁膜１２を形成した
後、この層間絶縁膜１２及びゲート絶縁膜８の所定部分
をエツチング除去してコンタクトホールＣを形成する。

次に、例えばスパッタ法により全面に＾Ｉ膜を形成し、
このＡ１膜をエツチングにより所定形状にパターニング
してピント線ＢＬを形成する。この後、バッシベーシゴ
ン１ｌＸ（図示せず）を形成し、目的とするダイナミン
クＲＡＭを完成させる。

この第１実施例によれば、次のような多くの利点がある
。第１に、単結晶５ｉＪｉｉ７にアクセストランジスタ
が形成され、しかもこの単結晶Ｓｉ層７は絶縁膜４、誘
電体Ｍ５及び絶縁膜６ムこより絶縁分離されているので
、従来のようにアクセストランジスタをＴＰＴにより形
成した場合に比べてアクセストランジスタの動作速度の
向上を図ることができ、これによってダイナミックＲＡ
Ｍの高速化を図ることができる。第２に、半導体基板で
はなく単結晶Ｓｉ層７にアクセストランジスタが形成さ
れているため、α線が入射しても電荷蓄積ノードにはほ
とんど影響がな（、従ってα線によるソフトエラーに対
する耐性の向上を図ることができる。

第３に、キャパシタ上にアクセストランジスタが積層さ
れた構造となっているので、メモリセル１個当たりの面
積を縮小することができ、従ってメモリセルの高集積密
度化を図ることができる。第４に、単結晶Ｓｉ層７の下
面７ａ及び三つの側面７ｂ、７ｃ、７ｄにキャパシタが
形成されているので、メモリセルの面積を同一とした場
合、例えば従来のブレーナ型キャパシタに比べてキャパ
シタの容量を大きくすることができる。第５に、キャパ
シタは単結晶Ｓｉ層７の下面７ａ及び側面７ｂ。

７ｃ、７ｄに形成されているので、その分だけダイナミ
ックＲＡＭの表面の段差を小さくすることができ、従っ
てビット線ＢＬの段切れなどが生じるおそれが少なくな
る。

第８図は本発明の第２実施例によるダイナミックＲＡＭ
の平面図、第９図は第８図のＩＸ−ＩＸ線に沿っての断
面図である。

第８図及び第９図に示すように、この第２実施例による
ダイナミックＲＡＭにおいては、単結晶Ｓｉ層７の下面
に第１実施例のように絶縁膜４が形成されて１らず、そ
の代わりにこの部分の多結晶Ｓｉ膜３に開口３ａが形成
されている。すなわち、この場合には、ビット線ＢＬの
半導体領域ｌＯに対するコンタクト部に対応する部分の
多結晶Ｓｉ膜３を除去することにより、キャパシタ電極
としての多結晶Ｓｉ膜３によるビット線ＢＬのコンタク
ト部への影響を抑えている。その他の構成は第１実施例
によるダイナミックＲＡＭと同様であるので説明を省略
する。

この第２実施例によるダイナミックＲＡＭの製造方法は
、絶縁膜４を形成せず、また多結晶Ｓｉ膜３に開口３ａ
を形成することを除いて第１実施例によるダイナミック
ＲＡＭの製造方法と同様である。

この第２実施例によれば、第１実施例と同様な利点があ
る。

第１０図は本発明の第３実施例によるダイナミックＲＡ
Ｍの断面図である。

第１０図に示すように、この第３実施例によるダイナミ
ックＲＡＭにおいては、ワードｌｉＷＬｗＬｚ　、ＷＬ
、、ＷＬ、、ｗＬｓ　、ＷＬ、を覆うように層間絶縁膜
１４が形成されている。この層間絶縁膜１４には、半導
体領域９．１１に対応する部分にそれぞれ開口１４ａ、
１４ｂが形成されている。符号１５ａは例えばＰのよう
な不純物がドープされた多結晶Ｓｉ膜を示す。この多結
晶Ｓｉ膜１５ａは、層間絶縁膜１４に形成された開口１
４ａ　　１４ｂを通じてゲート絶縁膜８に接触している
。従って、この場合には、これらの多結晶Ｓｉ膜１５ａ
、ゲート絶縁膜８から成る誘電体膜及び単結晶Ｓｉ層７
によってもキャパシタが形成されることになる。すなわ
ち、この場合には、単結晶Ｓ１層７の下面７ａ及び側面
７ｂ、７ｂ、７ｃばかりでなく、開口１４ａ、１４ｂの
部分の単結晶Ｓｉ層７の上面７ｅにもキャパシタが形成
されることになる。

一方、層間絶縁膜１４及びゲート絶縁膜８の所定部分に
はコンタクトホールＣＩが形成され、このコンタクトホ
ールＣＩを通じて半導体領域１０に例えばＰのような不
純物がドープされた多結晶５ｉｌｌ１５ｂがコンタクト
している。そして、眉間絶縁膜１２に形成されたコンタ
クトホールＣ２を通じて、この多結晶Ｓｉ膜１５ｂにビ
ット線Ｂ　、Ｌがコンタクトしている。従って、ビット
線ＢＬはこの多結晶５ｉｌｌｌ　１５　ｂを介して半導
体領域１０；こコンタクトしている。

次に、上述のように構成されたこの第３実施例によるダ
イナミンクＲＡＭの製造方法二こついて説明する。

まず、第１実施例と同様に工程を進めてワード線ＷＬ＋
　、ＷＬｚ　、ＷＬ：ｌ　、ＷＬ４　、ＷＬｓ　、ＷＬ
、まで形成した後、ＣＶＤ法により全面に眉間絶縁膜１
４を形成する。次に、この眉間絶縁膜１４の所定部分を
エツチング除去して開口１４ａ。

１４ｂを形成する。この際、これらの開口１４ａ１４ｂ
内のゲート絶縁膜８もエツチング除去されるので、熱酸
化法によりこれらの開口１４ａ、１４ｂ内の単結晶Ｓｉ
層層上上再度ゲート絶縁膜８を形成する。次に、眉間絶
縁膜１４及びゲート絶縁膜８の所定部分をエツチング除
去してコンタクトホールＣ１を形成する。次に、ＣＶＤ
法により全面に多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ
膜に例えばＰのような不純物をドープして低抵抗化した
後、この多結晶Ｓｉ膜をエツチングにより所定形状にバ
ターニングする。これによって、多結晶Ｓｉ膜１５ａ、
１５ｂが形成される。次に、ＣＶＤ法により全面に層間
絶縁膜１２を形成した後、この眉間絶縁膜１２の所定部
分をエツチング除去してコンタクトホールＣ２を形成す
る。この後、このコンタクトホールＣ２を通じて多結晶
Ｓｉ膜１９ｂにコンタクトするビット線ＢＬを形成する
。

この第３実施例によれば、単結晶Ｓｉ層７の上面７ｅに
もキャパシタが形成されているので、キャパシタの実効
面積を第１実施例及び第２実施例よりも大きくすること
ができる。これによって、キャパシタの容量をより一層
大きくすることができる。これ以外に、第１実施例と同
様に、ダイナミックＲＡＭの高速化、α線によるソフト
エラーに対する耐性の向上、メモリセルの高集積密度化
などの利点があることは言うまでもない。

第１１図は本発明の第４実施例によるダイナミックＲＡ
Ｍの断面図である。

第１１図に示すように、この第４実施例によるダイナミ
ックＲＡＭにおいて才、単結晶Ｓｉ層７の下面７ａ及び
三つの側面に沿って一方のキャパシタ電極としての多結
晶Ｓｉ膜１６が形成されている。

この場合、単結晶Ｓｉ層７の三つの側面には誘電体膜５
が形成されておらず、一方のキャパシタ電極としての多
結晶Ｓｉ膜１６はこれらの側面において半導体領域９に
コンタクトしている。符号１７は例えばＳｉ０ｇ膜のよ
うな誘電体膜を示す。そして、この場合には、多結晶Ｓ
ｉ膜１６と誘電体膜１７と多結晶Ｓｉ膜３とによりキャ
パシタが形成されている。

次に、上述のように構成されたこの第４実施例によるダ
イナミンクＲＡＭの製造方法についで説明する。

第１２図に示すように、例えばまず単結晶Ｓｉ基板１３
上に誘電体膜５を形成した後、この誘電体膜５の所定部
分をエツチング除去し、この部分に溝１３ａを形成する
。次に、この溝１３ａ内に研磨ストッパーとしての絶縁
膜６を埋め込む。次に、全面に多結晶Ｓｉ膜１６を形成
した後、この多結晶Ｓｉ膜１６上の所定部分にレジスト
パターン１８をリソグラフィーにより形成する。

次に、このレジストパターン１８をマスクとして例えば
ＲＩＥ法により多結晶Ｓｉ膜１６を基板表面七垂直方向
二二エンチングする。これによって、第１３図に示すよ
うに、レジストパターン１８の下側の部分乙こ多結晶Ｓ
ｉ膜１６が残されるとともに、溝１．３　ａの側面にサ
イドウオールスペーサ状にこの多結晶５ｉＷＸ１６が残
される。この後、レジストパターン１８を除去する。

次に、第１４図に示すように、ＣＶＤ法により全面に多
結晶Ｓｉ膜３を形成し、この多結晶Ｓｉ膜３に例えばＰ
のような不純物をドープして低抵抗化した後、この多結
晶Ｓｉ膜３をエツチングによりキャパシタ電極の形状に
バターニングする。

この後、第１実施例で述べたと同様にして平坦化膜２の
形成以降の工程を進め、目的とするダイナミックＲＡＭ
を完成させる。

この第４実施例によれば、キャパシタが湾曲した構造と
なり、しかもこの多結晶Ｓｉ膜１６の側壁にもキャパシ
タが形成されるので、キャパシタの実効面積を大きくす
ることができ、従ってキャパシタの容量を大きくするこ
とができる。これ以外に、第１実施例と同様に、ダイナ
ミックＲＡＭの高速化、α線によるソフトエラーに対す
る耐性の向上及びメモリセルの高集積密度化、表面の段
差の低減などの利点があることは言うまでもない。

第１５図は本発明の第５実施例によるダイナミックＲＡ
Ｍの断面図である。

第１５図に示すように、この第５実施例によるダイナミ
ックＲＡＭにおいては、第４実施例と同様に多結晶Ｓｉ
膜１６と誘電体膜１７と多結晶Ｓｉ膜３とによりキャパ
シタが形成されているほか、単結晶Ｓｉ層７の上面に、
例えばＰのような不純物がドープされた多結晶Ｓｉ膜１
９ａ、例えば５ｉＯｚ膜のような誘電体膜２０及び例え
ばＰのような不純物がドープされた多結晶Ｓｉ膜２１か
ら成るスタックドキャパシタが形成されている。ここで
、多結晶Ｓｉ膜１９ａは、層間絶縁［１４及びゲート絶
縁膜８の所定部分に形成されたコンタクトホールＣ，，
Ｃ，を通じて半導体領域９，１１にコンタクトしている
。また、ビット線ＢＬは、例えばＰのような不純物がド
ープされた多結晶Ｓｉ膜１９ｂを介して半導体領域ＩＯ
にコンタクトしている。

次に、上述のように構成されたこの第５実施例によるダ
イナミックＲＡＭの製造方法について説明する。

まず、第４実施例で述べたと同様に工程を進めてワード
線ＷＬ、、ＷＬ２．ＷＬ３．ＷＬ、、ＷＬ、、ＷＬ、ま
で形成した後、ＣＶＤ法により全面に眉間絶縁膜１４を
形成する。次に、この眉間絶縁［１４及びゲート絶縁膜
８０所定部分を工７チング除去してコンタクトホールＣ
，，Ｃ３，Ｃ。

を形成する。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜
を形成し、この多結晶Ｓｉ膜に例えばＰのような不純物
をドープして低抵抗化した後、この多結晶ＳｉＭをエツ
チングにより所定形状にバターニングする。これによっ
て、多結晶Ｓｉ膜１９ａ、１９ｂが形成される。次に、
これらの多結晶Ｓｉ膜１９ａ、１９ｂ上に誘電体膜２０
を形成する。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜
２１を形成し、この多結晶Ｓｉ膜２Ｉに例えばＰのよう
な不純物をドープして低抵抗化した後、この多結晶Ｓｉ
膜２１をエツチングにより所定形状にバターニングする
。

次に、ＣＶＤ法により全面に眉間絶縁膜１２を形成した
後、この眉間絶縁膜１２及び誘電体膜２゜の所定部分を
エツチング除去してコンタクトホールＣ２を形成する。

この後、このコンタクトホールＣ２を通じて多結晶Ｓｉ
膜１９ｂにコンタクトするピント線ＢＬを形成する。

この第５実施例によれば、多結晶ｓｉ膜１６、誘電体膜
１７及び多結晶Ｓｉ膜３から成るキャパシタが形成され
ているばかりでなく、単結晶５４層７上に多結晶Ｓｉ膜
１９ａ、誘電体Ｗｉ！２０及び多結晶Ｓｉ膜２１から成
るスタックドキャパシタが形成されているので、キャパ
シタの実効面積を極めて大きくすることができ、従って
キャパシタの容量を極めて大きくすることができる。こ
れ以外に、第１実施例と同様に、ダイナミンクＲＡＭの
高速化、α線によるソフトエラーに対する耐性の向上、
メモリセルの高集積密度化などの利点があることば言う
までもない。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

〔発明の効果コ 本発明は、以上述べたように構成されているので、半導
体メモリの高速化、α線によるソフトエラーに対する耐
性の向上及びメモリセルの高集積密度化を図ることがで
きる。

【図面の簡単な説明】

第１図は本発明の第１実施例によるダイナミックＲＡＭ
の平面図、第２図は第１図の■−■線に沿っての断面図
、第３図は本発明の第１実施例によるダイナミックＲＡ
　Ｍの製造方法を説明するための平面図、第４図は第３
図のＩＶ−ＩＶ線に沿っての断面図、第５図〜第７図は
本発明の第１実施例によるダイナミックＲＡＭの製造方
法を説明するための断面図、第８図は本発明の第２実施
例によるダイナミックＲＡＭの平面図、第９図は第８図
のＩＸ−ＩＸ線に沿っての断面図、第１０図は本発明の
第３実施例によるダイナミックＲＡＭの断面図、第１１
図は本発明の第４実施例によるダイナミックＲＡＭの断
面図、第１２図〜第１４図は本発明の第４実施例による
ダイナミックＲ，Ａ　Ｍの製造方法を説明するための断
面図、第１５図は本発明の第５実施例によるダイナミッ
クＲＡＭの断面図である。 図面における主要な符号の説明 ｌ：基台、　２：平坦化膜、　３．１５ａ１６１９ａ、
２１：多結晶Ｓｉ膜、　　５：誘電体膜、６：絶縁膜、
　７：島状の単結晶Ｓｉ層、　８：ゲート絶縁膜、　９
，１０，１１：半導体領域、１２．１４：層間絶縁膜、
　　１３：単結晶Ｓｉ基板、ＢＬ：ピント線。 代理人　　　弁理士　杉　浦　正　知

Claims (3)

【特許請求の範囲】
1. （１）キャパシタとアクセストランジスタとにより構成
   されるメモリセルを有する半導体メモリにおいて、 絶縁分離された島状の単結晶半導体層と、 上記島状の単結晶半導体層を保持する基台とを具備し、 上記基台と上記島状の単結晶半導体層との間における上
   記島状の単結晶半導体層側に誘電体膜を介して少なくと
   も一方のキャパシタ電極が形成され、 上記島状の単結晶半導体層に上記アクセストランジスタ
   が形成されていることを特徴とする半導体メモリ。
2. （２）キャパシタとアクセストランジスタとにより構成
   されるメモリセルを有する半導体メモリにおいて、 絶縁分離された島状の単結晶半導体層と、 上記島状の単結晶半導体層を保持する基台とを具備し、 上記基台と上記島状の単結晶半導体層との間に上記島状
   の単結晶半導体層と電気的に接続された第１のキャパシ
   タ電極とこの第１のキャパシタ電極に誘電体膜を介して
   対向する第２のキャパシタ電極とが形成され、 上記島状の単結晶半導体層に上記アクセストランジスタ
   が形成されていることを特徴とする半導体メモリ。
3. （３）キャパシタとアクセストランジスタとにより構成
   されるメモリセルを有する半導体メモリの製造方法にお
   いて、 単結晶半導体基板の第１の主面に所定の溝を形成する工
   程と、 上記溝内に研磨ストッパーを埋め込む工程と、上記単結
   晶半導体基板の上記第１の主面上に誘電体膜を形成する
   工程と、 上記単結晶半導体基板の上記第１の主面上に少なくとも
   一方のキャパシタ電極を形成する工程と、上記単結晶半
   導体基板の上記第１の主面側を基台と貼り合わせる工程
   と、 上記単結晶半導体基板の第２の主面倒から上記単結晶半
   導体基板を上記研磨ストッパーが露出するまで研磨する
   工程とを具備することを特徴とする半導体メモリの製造
   方法。