JPH035669B2 - - Google Patents
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- JPH035669B2 JPH035669B2 JP58155095A JP15509583A JPH035669B2 JP H035669 B2 JPH035669 B2 JP H035669B2 JP 58155095 A JP58155095 A JP 58155095A JP 15509583 A JP15509583 A JP 15509583A JP H035669 B2 JPH035669 B2 JP H035669B2
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- Japan
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- layer
- polycrystalline
- substrate
- electrode
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリセルに関する。
大容量メモリLSIでは、小面積で、大きな蓄積
部容量を有するメモリセルが重要である。
部容量を有するメモリセルが重要である。
このようなメモリセルとして、容量部に溝を用
いたメモリセルが例えば特開昭51−130178号公報
等に示されている。しかしながら、この例におい
ても容量とトランジスタは積層されておらず、高
集積化は十分達成されていない。
いたメモリセルが例えば特開昭51−130178号公報
等に示されている。しかしながら、この例におい
ても容量とトランジスタは積層されておらず、高
集積化は十分達成されていない。
本発明は、従来の二層多結晶Si膜を用いた平面
型の１トランジスタメモリセルよりも小面積で大
きな蓄積容量を有するメモリセルを提供するもの
である。
型の１トランジスタメモリセルよりも小面積で大
きな蓄積容量を有するメモリセルを提供するもの
である。
以下に本発明を実施例により詳細に説明する。
第１図は本発明による１トランジスタメモリセ
ルの要部を示す平面図、第２図〜第５図はそれぞ
れ第１図のＡ−A′，Ｂ−B′，Ｃ−C′，Ｄ−D′断
面図である。
ルの要部を示す平面図、第２図〜第５図はそれぞ
れ第１図のＡ−A′，Ｂ−B′，Ｃ−C′，Ｄ−D′断
面図である。
このメモリセルの特徴は、スイツチングトラン
ジスタ部２と蓄積容量部３をともにSi基板（例え
ばｐ形）１に設けた凹部中に埋め込んで高集積、
小面積化をはかつていることである。Si基板１中
に酸化膜６を介して多結晶Si電極４，５がSi基板
の深さ方向に埋めこまれてスイツチングトランジ
スタ部２と蓄積容量部３を形成し、スイツチング
トランジスタ２はSi板１の上面のビツト層（n+
層）７と蓄積容量部３をつなぎ、電荷のやりとり
を行なう。電極４と基板１および電極５と基板１
の間の酸化膜６は薄いゲート酸化膜であり、lY方
向の各メモリセル間を分離するために、アイソレ
ーシヨン酸化膜８が設けられている。９はｎチヤ
ネルの場合、p+ドープされた多結晶Si層で、その
下にp+層１０が形成されており、酸化膜６の下
面の基板１の表面が電極５によつて反転するのを
阻止するアイソレーシヨンの役をする。これは電
極４，５が図面で左右両側にスイツチングトラン
ジスタと蓄積容量部を形成するために相互アイソ
レーシヨンする必要があつたためである。１１は
PSG（燐珪酸ガラス）膜等の絶縁膜、１２はビツ
ト電極、１３はビツト配線である。
ジスタ部２と蓄積容量部３をともにSi基板（例え
ばｐ形）１に設けた凹部中に埋め込んで高集積、
小面積化をはかつていることである。Si基板１中
に酸化膜６を介して多結晶Si電極４，５がSi基板
の深さ方向に埋めこまれてスイツチングトランジ
スタ部２と蓄積容量部３を形成し、スイツチング
トランジスタ２はSi板１の上面のビツト層（n+
層）７と蓄積容量部３をつなぎ、電荷のやりとり
を行なう。電極４と基板１および電極５と基板１
の間の酸化膜６は薄いゲート酸化膜であり、lY方
向の各メモリセル間を分離するために、アイソレ
ーシヨン酸化膜８が設けられている。９はｎチヤ
ネルの場合、p+ドープされた多結晶Si層で、その
下にp+層１０が形成されており、酸化膜６の下
面の基板１の表面が電極５によつて反転するのを
阻止するアイソレーシヨンの役をする。これは電
極４，５が図面で左右両側にスイツチングトラン
ジスタと蓄積容量部を形成するために相互アイソ
レーシヨンする必要があつたためである。１１は
PSG（燐珪酸ガラス）膜等の絶縁膜、１２はビツ
ト電極、１３はビツト配線である。
以上説明した本発明のメモリセルは、スイツチ
ングトランジスタ部と蓄積容量部を基板中の深さ
方向に埋めこんだ構造となつているので、セル面
積が従来の平面型の１トランジスタメモリセルの
１／２〜1/3（同一蓄積容量）となり、高集積、小面
積化をはかることができる。
ングトランジスタ部と蓄積容量部を基板中の深さ
方向に埋めこんだ構造となつているので、セル面
積が従来の平面型の１トランジスタメモリセルの
１／２〜1/3（同一蓄積容量）となり、高集積、小面
積化をはかることができる。
上記した本発明のメモリセルの製造方法の例を
第１図〜第５図を参照して、第６図〜第１１図を
用いて説明する。
第１図〜第５図を参照して、第６図〜第１１図を
用いて説明する。
第６図に示すように、ｐ形Si基板１に例えば反
応性スパツタエツチング技術を用いて、深さ５〜
10μｍ程度の凹部１５を形成する。つぎに、図示
されていないが、セル同志をアイソレーシヨンす
るための凹部１５に直角な所定幅の分離領域（第
１図のアイソレーシヨン酸化膜８を形成すべき部
分）の基板１表面部にイオン打込みによりp+層
を形成した後、この分離領域以外の基板表面を窒
化Si膜で覆い、周知のLOCOS（Local Oxidation
of Silicon）法を用いて分離領域にアイソレーシ
ヨン酸化膜８を形成し、２本の酸化膜で挟まれた
領域を第１図の上下の領域と分離する。
応性スパツタエツチング技術を用いて、深さ５〜
10μｍ程度の凹部１５を形成する。つぎに、図示
されていないが、セル同志をアイソレーシヨンす
るための凹部１５に直角な所定幅の分離領域（第
１図のアイソレーシヨン酸化膜８を形成すべき部
分）の基板１表面部にイオン打込みによりp+層
を形成した後、この分離領域以外の基板表面を窒
化Si膜で覆い、周知のLOCOS（Local Oxidation
of Silicon）法を用いて分離領域にアイソレーシ
ヨン酸化膜８を形成し、２本の酸化膜で挟まれた
領域を第１図の上下の領域と分離する。
ついで、第７図に示すように、基板１の全面に
p+不純物（例えばボロン）を含んだ薄い多結晶Si
層９，９′（約1000Å）を形成し、熱拡散でp+不
純物をSi基板１内に0.5μｍ程度拡散し、p+層１
０，１０′を形成し、凹部１５の側壁１６，１
６′を電気的に分離する。なお、上記工程では、
ビツト層となるべき基板表面部の多結晶Si層９′
下に不純物が残存するが、これは後述するように
ビツト層７の形成時に、p+濃度約1016〜1017cm-3
よりはるかに大きい約1020cm-3のn+不純物（例え
ばヒ素）を導入するので、このp+の残存は問題
にならない。
p+不純物（例えばボロン）を含んだ薄い多結晶Si
層９，９′（約1000Å）を形成し、熱拡散でp+不
純物をSi基板１内に0.5μｍ程度拡散し、p+層１
０，１０′を形成し、凹部１５の側壁１６，１
６′を電気的に分離する。なお、上記工程では、
ビツト層となるべき基板表面部の多結晶Si層９′
下に不純物が残存するが、これは後述するように
ビツト層７の形成時に、p+濃度約1016〜1017cm-3
よりはるかに大きい約1020cm-3のn+不純物（例え
ばヒ素）を導入するので、このp+の残存は問題
にならない。
つぎに、第８図に示すように、ゲート酸化を行
ない、Si基板１の全面上に薄い酸化膜６（厚さ数
100Å）を形成し、選択エピタキシヤル技術によ
り凹部１５内だけに蓄積容量部電極となる多結晶
Si層５を深さの1/2程度に成長させる。ここで、
選択エピタキシヤル成長技術は、バイポーラ素子
の作製の際に用いられることがあり、周知の技術
であるが、簡単に説明しておく。まず、第７図の
状態から出発して、基板１の表面全体に薄い酸化
膜６を形成した後、エピタキシヤル成長の種とな
る多結晶Si層を基板全面に被着する。その後、
Al膜を全面に被着し、所定のマスクを用いて、
エピタキシヤル成長させるべき凹部１５のAl膜
表面をアルミナ（Al2O3）化する。ついで、Al膜
エツチ、多結晶Si層エツチを順次に行ない、凹部
１５底面上以外のAl膜と多結晶Si層を除去した
後、アルミナ膜およびAl膜を順次エツチして除
去すれば、凹部１５の底面上だけに多結晶Si層が
残る。あとは周知のエピタキシヤル技術により、
第８図に示すように、厚い多結晶Si層５を成長さ
せることができる。
ない、Si基板１の全面上に薄い酸化膜６（厚さ数
100Å）を形成し、選択エピタキシヤル技術によ
り凹部１５内だけに蓄積容量部電極となる多結晶
Si層５を深さの1/2程度に成長させる。ここで、
選択エピタキシヤル成長技術は、バイポーラ素子
の作製の際に用いられることがあり、周知の技術
であるが、簡単に説明しておく。まず、第７図の
状態から出発して、基板１の表面全体に薄い酸化
膜６を形成した後、エピタキシヤル成長の種とな
る多結晶Si層を基板全面に被着する。その後、
Al膜を全面に被着し、所定のマスクを用いて、
エピタキシヤル成長させるべき凹部１５のAl膜
表面をアルミナ（Al2O3）化する。ついで、Al膜
エツチ、多結晶Si層エツチを順次に行ない、凹部
１５底面上以外のAl膜と多結晶Si層を除去した
後、アルミナ膜およびAl膜を順次エツチして除
去すれば、凹部１５の底面上だけに多結晶Si層が
残る。あとは周知のエピタキシヤル技術により、
第８図に示すように、厚い多結晶Si層５を成長さ
せることができる。
つぎに、第９図に示すように、Si基板１の表面
の酸化膜を除去して再酸化する。これは、第２図
のトランジスタ部２に高品質の薄い酸化膜６を形
成すると同時に蓄積容量部電極となる多結晶Si層
５の表面にも酸化膜６を形成し、絶縁する目的を
もつ。
の酸化膜を除去して再酸化する。これは、第２図
のトランジスタ部２に高品質の薄い酸化膜６を形
成すると同時に蓄積容量部電極となる多結晶Si層
５の表面にも酸化膜６を形成し、絶縁する目的を
もつ。
つぎに、第１０図に示すように、多結晶Si層５
を形成したのと同様な選択エピタキシヤル成長技
術により、その上にスイツチングトランジスタの
電極となる多結晶Si層４を凹部が埋まる程度の厚
さに形成する。
を形成したのと同様な選択エピタキシヤル成長技
術により、その上にスイツチングトランジスタの
電極となる多結晶Si層４を凹部が埋まる程度の厚
さに形成する。
つぎに、第１１図に示すように、表面の薄い酸
化膜を除去し、全面にn+イオンの打込みを行な
い、Si基板１の凸部表面部にビツトn+層７を形成
する。このとき、多結晶Si層４にも同時にn+が入
つた方が、多結晶Si層２の比抵抗が下がるので好
ましい。その後、全面にCVD法によりPSG膜等
の絶縁膜１１を形成し、その上にビツト層７から
延び、アイソレーシヨン酸化膜８上を走るAl電
極配線１２，１３を形成する。図示はしていない
が、実際には、その後でシランによるパツシベー
シヨン処理を行ない、デバイスは仕上ることにに
なる。
化膜を除去し、全面にn+イオンの打込みを行な
い、Si基板１の凸部表面部にビツトn+層７を形成
する。このとき、多結晶Si層４にも同時にn+が入
つた方が、多結晶Si層２の比抵抗が下がるので好
ましい。その後、全面にCVD法によりPSG膜等
の絶縁膜１１を形成し、その上にビツト層７から
延び、アイソレーシヨン酸化膜８上を走るAl電
極配線１２，１３を形成する。図示はしていない
が、実際には、その後でシランによるパツシベー
シヨン処理を行ない、デバイスは仕上ることにに
なる。
以上の方法で、第１図〜第５図に示す本発明の
メモリセルが得られる。図からわかるように、ア
イソレーシヨン酸化膜８とほぼ直角に走つている
スイツチングトランジスタ電極の多結晶Si層４と
その下の蓄積容量部電極の多結晶Si層５などはア
イソレーシヨン酸化膜８の近くで多少（ほぼ0.4μ
ｍ程度）もり上がるが、ほとんど平坦に近い程度
である。
メモリセルが得られる。図からわかるように、ア
イソレーシヨン酸化膜８とほぼ直角に走つている
スイツチングトランジスタ電極の多結晶Si層４と
その下の蓄積容量部電極の多結晶Si層５などはア
イソレーシヨン酸化膜８の近くで多少（ほぼ0.4μ
ｍ程度）もり上がるが、ほとんど平坦に近い程度
である。
以上述べたように、１トランジスタ型メモリセ
ルをSi基板の深さ方向に埋め込んだ形の本発明に
よるメモリセルは、高集積化の面で通常の平面構
造のものより優れている。また、製造工程の説明
から明らかなように、Al配線時の段差がほとん
どない（本発明では0.4μｍ程度であるのに対し、
通常のものでは1μｍ程度の段差がある）ことよ
り、Al配線の段差部における断線を起しにくい。
さらに、Al配線が平坦であるために、より微細
加工し易いという利点もあわせもつている。
ルをSi基板の深さ方向に埋め込んだ形の本発明に
よるメモリセルは、高集積化の面で通常の平面構
造のものより優れている。また、製造工程の説明
から明らかなように、Al配線時の段差がほとん
どない（本発明では0.4μｍ程度であるのに対し、
通常のものでは1μｍ程度の段差がある）ことよ
り、Al配線の段差部における断線を起しにくい。
さらに、Al配線が平坦であるために、より微細
加工し易いという利点もあわせもつている。
第１図は本発明によるメモリセルの要部を示す
平面図、第２図〜第５図はそれぞれ第１図のＡ−
A′，Ｂ−B′，Ｃ−C′，Ｄ−D′断面図、第６図〜
第１１図は本発明によるメモリセルの製造工程説
明図である。 図において、１：ｐ形Si基板、２：スイツチン
グトランジスタ、３：蓄積容量部、４：スイツチ
ングトランジスタの多結晶Si電極、５：蓄積容量
部の多結晶Si電極、６：酸化膜、７：ビツトn+
層、８：アイソレーシヨン酸化膜、９：p+ドー
プされた多結晶Si層、１０：p+層、１１：PSG
膜、１２：ビツト電極、１３：ビツト配線。
平面図、第２図〜第５図はそれぞれ第１図のＡ−
A′，Ｂ−B′，Ｃ−C′，Ｄ−D′断面図、第６図〜
第１１図は本発明によるメモリセルの製造工程説
明図である。 図において、１：ｐ形Si基板、２：スイツチン
グトランジスタ、３：蓄積容量部、４：スイツチ
ングトランジスタの多結晶Si電極、５：蓄積容量
部の多結晶Si電極、６：酸化膜、７：ビツトn+
層、８：アイソレーシヨン酸化膜、９：p+ドー
プされた多結晶Si層、１０：p+層、１１：PSG
膜、１２：ビツト電極、１３：ビツト配線。
Claims (1)
- １ 半導体基体と、該基体に設けられた溝と、該
溝面に設けられたゲート絶縁膜及び蓄積容量絶縁
膜として働く第１の絶縁膜と、該第１の絶縁膜表
面に設けられたゲート電極と蓄積容量電極を有
し、上記ゲート電極は、上記蓄積容量電極上に積
層して設けられ、かつ上記ゲート電極と上記蓄積
容量電極の間には第２の絶縁膜が設けられている
ことを特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155095A JPS5956763A (ja) | 1983-08-26 | 1983-08-26 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155095A JPS5956763A (ja) | 1983-08-26 | 1983-08-26 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956763A JPS5956763A (ja) | 1984-04-02 |
| JPH035669B2 true JPH035669B2 (ja) | 1991-01-28 |
Family
ID=15598518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58155095A Granted JPS5956763A (ja) | 1983-08-26 | 1983-08-26 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956763A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115367A (ja) * | 1986-11-04 | 1988-05-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| US7473596B2 (en) * | 2003-12-19 | 2009-01-06 | Micron Technology, Inc. | Methods of forming memory cells |
-
1983
- 1983-08-26 JP JP58155095A patent/JPS5956763A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5956763A (ja) | 1984-04-02 |
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