JPS5958696A - Ｐｒｏｍライタ - Google Patents
ＰｒｏｍライタInfo
- Publication number
- JPS5958696A JPS5958696A JP57168959A JP16895982A JPS5958696A JP S5958696 A JPS5958696 A JP S5958696A JP 57168959 A JP57168959 A JP 57168959A JP 16895982 A JP16895982 A JP 16895982A JP S5958696 A JPS5958696 A JP S5958696A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- parity
- data
- writer
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はＰＲＯＭライタの機能改良に関する。
（ｂ） 技術の背景
情報処理システムにおけるＲＯＭは公知の如くコード変
換や文字パターン発生器等のよう番こデータの書替えが
必要なく、単にアクセスに応じて一定の情報を胱出丁だ
けの固定記憶素子として用いられ、電源を断としても記
憶の内容全損うことなく繰返し使用出来る特徴を有する
。またその后通常はＲＯＭとして使用しある限られた条
件においてだけその記憶内容を消去して書込みが可能な
ＲＯＭがＰＲＯＭとして提供され書替頻度の少いファー
ムウェアの記憶等に利用されるようにかった。
換や文字パターン発生器等のよう番こデータの書替えが
必要なく、単にアクセスに応じて一定の情報を胱出丁だ
けの固定記憶素子として用いられ、電源を断としても記
憶の内容全損うことなく繰返し使用出来る特徴を有する
。またその后通常はＲＯＭとして使用しある限られた条
件においてだけその記憶内容を消去して書込みが可能な
ＲＯＭがＰＲＯＭとして提供され書替頻度の少いファー
ムウェアの記憶等に利用されるようにかった。
（Ｃ） 従来技術と問題点
通常の固定マスク式のＲＯＭが素子製作の段階でメモリ
内容が決定されて了りのに対し、／’ＲＯＭはその製作
段階ではメモリ素子はすべてＯまたは１の状態で完成し
た後、使用者は選択的に所定の電気条件を与えてデータ
を固定化する。
内容が決定されて了りのに対し、／’ＲＯＭはその製作
段階ではメモリ素子はすべてＯまたは１の状態で完成し
た後、使用者は選択的に所定の電気条件を与えてデータ
を固定化する。
即ちメモリ素子のＯまたは１を希望するデータに従って
ＦＲＯＭ外部より指定された書込み電圧または電流をア
ドレス選択されたメモリ素子に加えて０１ の符号をデ
ータに従い部分反転かつ固定して所定のＲＯＭとするも
のである。
ＦＲＯＭ外部より指定された書込み電圧または電流をア
ドレス選択されたメモリ素子に加えて０１ の符号をデ
ータに従い部分反転かつ固定して所定のＲＯＭとするも
のである。
ＰＲＯＭライタはこのユーザの希望するデータを入力と
し、一旦ＦＲＯＭライタに内蔵するＲＡＭに蓄積しその
内容を指定の電気条件によってＦＲＯＭに書込むための
機能を有する。そして従来よりＲＯＭ／ＰＲＯＭのビッ
ト構成は４ビツトまたは８ビツトであり英数字の構成に
おいては７千１ビツトとしてパリティビットを付加して
も問題なかったがマイクロプロセッサが普及するように
なり８ビ、トをフルにデータコードとして使用し８＋１
ビツトとして９ビツト目をパリティビットとして使用す
る手段が提供されるようになって来た。従って従来の８
ビツト用のＦＲＯＭライタではそのま＼では対応出来ず
、９ビツト目については別に処理を必要とする煩わしさ
が存在するように方って来た。
し、一旦ＦＲＯＭライタに内蔵するＲＡＭに蓄積しその
内容を指定の電気条件によってＦＲＯＭに書込むための
機能を有する。そして従来よりＲＯＭ／ＰＲＯＭのビッ
ト構成は４ビツトまたは８ビツトであり英数字の構成に
おいては７千１ビツトとしてパリティビットを付加して
も問題なかったがマイクロプロセッサが普及するように
なり８ビ、トをフルにデータコードとして使用し８＋１
ビツトとして９ビツト目をパリティビットとして使用す
る手段が提供されるようになって来た。従って従来の８
ビツト用のＦＲＯＭライタではそのま＼では対応出来ず
、９ビツト目については別に処理を必要とする煩わしさ
が存在するように方って来た。
（ｄ） 発明の目的
本発明の目的は、それに限られるものではないが、８ピ
ツトデータ＋１ピツトパリテイによる９ビツトコードで
も容易に対応出来るＦ ＲＯＭライタを提供しようとす
るものである。
ツトデータ＋１ピツトパリテイによる９ビツトコードで
も容易に対応出来るＦ ＲＯＭライタを提供しようとす
るものである。
（ｅ） 発明の構成
この目的はｎビットデータを並列入力して別途設定する
奇偶パリティ条件に従いパリティビットを作成する手段
を備えてなり、外部入力を一時蓄積するＲＡＭによるｎ
ビットデータに従い該パリティビットを付加した（ｎ、
＋１）ピットデータを作成して、外部に接続するＰＲＯ
Ｍに書込む機能を有することを特徴とするＦ ＲＯＭラ
イタを構成することによって達成することが出来る。
奇偶パリティ条件に従いパリティビットを作成する手段
を備えてなり、外部入力を一時蓄積するＲＡＭによるｎ
ビットデータに従い該パリティビットを付加した（ｎ、
＋１）ピットデータを作成して、外部に接続するＰＲＯ
Ｍに書込む機能を有することを特徴とするＦ ＲＯＭラ
イタを構成することによって達成することが出来る。
（【）発明の実施例
以下図面に従い本発明の一実施例について説明する。
第１図は本発明の一実施例におけるＦＲＯＭライタと９
ビツトＦＲＯＭによるブロック図および第２図はそのデ
ータ書込みにおけるタイムチャートを示す。図において
１は制御部、２は人出力バッファ（Ｉ１０バッファ）、
３はＲＡＡｌ１４はレジスタ、５はパリティジェネレー
タ、６はオア回路および１０は９ピツ） Ｆ ＲＯＭで
ある。制御部はマイクロプロセッサユニット等で構成さ
れＰ’ＲＯＭライタの動作制御を行う。Ｉ１０バッファ
２は外部人出信号インタフェース、ＲＡＭ３ｄ外部よ？
）入力された書込みデータを一時蓄積するためのメモリ
であり、レジスタ４は奇偶パリティの何れかの設定条件
における制御部１よりの指令を一時保時してパリテ（ジ
ェネレータ５へ奇または偶）くリディ動作を行わせる。
ビツトＦＲＯＭによるブロック図および第２図はそのデ
ータ書込みにおけるタイムチャートを示す。図において
１は制御部、２は人出力バッファ（Ｉ１０バッファ）、
３はＲＡＡｌ１４はレジスタ、５はパリティジェネレー
タ、６はオア回路および１０は９ピツ） Ｆ ＲＯＭで
ある。制御部はマイクロプロセッサユニット等で構成さ
れＰ’ＲＯＭライタの動作制御を行う。Ｉ１０バッファ
２は外部人出信号インタフェース、ＲＡＭ３ｄ外部よ？
）入力された書込みデータを一時蓄積するためのメモリ
であり、レジスタ４は奇偶パリティの何れかの設定条件
における制御部１よりの指令を一時保時してパリテ（ジ
ェネレータ５へ奇または偶）くリディ動作を行わせる。
更には後述する様にあらかじめＲＡＭから９ピツトでデ
ータを送出しノ（リティジェネレータを必要としない場
合には）くリテイジェネレータ５の出力’６”ｏ”に固
定させる様な設定条件もレジスタ４で行なう。
ータを送出しノ（リティジェネレータを必要としない場
合には）くリテイジェネレータ５の出力’６”ｏ”に固
定させる様な設定条件もレジスタ４で行なう。
パリティジェネレータ５ＨＲＡＭ３よりの８ビツトデー
タおよびレジスタ４よりの奇偶ノくリテイ指示に従い奇
（Ｏ］） Ｄ ）または偶（ＥＶＥＮ）ノＩＪティを発
生してオア回路６を経由して送出する。
タおよびレジスタ４よりの奇偶ノくリテイ指示に従い奇
（Ｏ］） Ｄ ）または偶（ＥＶＥＮ）ノＩＪティを発
生してオア回路６を経由して送出する。
このように制御部ＩＨＲＡＭ３２よびノ（リテイジェネ
レータ５経由で９ビツト目のデータを送出する場合はＲ
ＡＭのＤ９は論理゛°０″に固定しておく。制御部１は
パリテイジエ不レータ５′ｆニジて８ピツ′トデータよ
り８＋１ビ、トノ（リテイによる９ビツトデータを９ビ
、）ＦＲＯＭＩＯに送出せしめると共にＦＲＯＭＩＯ畜
込みのた書込他の必要人力例えばアドレスデータ（ＡＤ
Ｄ）、書込み用高電圧（Ｖｐｐ）、チップイネーブル（
α）および書込みパルス信号（「σ制）等を印加して容
易にＦＲＯＭＩＯに所要のブータラ書込むことが出来る
。
レータ５経由で９ビツト目のデータを送出する場合はＲ
ＡＭのＤ９は論理゛°０″に固定しておく。制御部１は
パリテイジエ不レータ５′ｆニジて８ピツ′トデータよ
り８＋１ビ、トノ（リテイによる９ビツトデータを９ビ
、）ＦＲＯＭＩＯに送出せしめると共にＦＲＯＭＩＯ畜
込みのた書込他の必要人力例えばアドレスデータ（ＡＤ
Ｄ）、書込み用高電圧（Ｖｐｐ）、チップイネーブル（
α）および書込みパルス信号（「σ制）等を印加して容
易にＦＲＯＭＩＯに所要のブータラ書込むことが出来る
。
爾９ビットデーメ入力’１Ｉ１０バッファ２峰山受信し
てＲＡ Ｍ ３に記憔せしめてその内容を書込み出来る
ことは勿論１図示省略したが必要によっては８ビツトデ
ータをＲＡＭ３に受信した徒制御部１自身が演算を行っ
てパリティピッ）を生成しＲＡＭ３に９ビツト目として
蓄和ｉさせるようか制御が出来る。
てＲＡ Ｍ ３に記憔せしめてその内容を書込み出来る
ことは勿論１図示省略したが必要によっては８ビツトデ
ータをＲＡＭ３に受信した徒制御部１自身が演算を行っ
てパリティピッ）を生成しＲＡＭ３に９ビツト目として
蓄和ｉさせるようか制御が出来る。
伺本ＦＲＯＭライタは９ビツト専用としてだけではなく
パリティピット生成手段を備えているので外部接続する
ＦＲＯＭのビット構成に従い９ビツト未満の４＋１ビツ
トあるいは７＋１ビツトも同様に制御部１の制御により
不要分全除去しバリティビラトラ組合せて外部接続すれ
ば書込みが出来ることはいう迄も彦い。
パリティピット生成手段を備えているので外部接続する
ＦＲＯＭのビット構成に従い９ビツト未満の４＋１ビツ
トあるいは７＋１ビツトも同様に制御部１の制御により
不要分全除去しバリティビラトラ組合せて外部接続すれ
ば書込みが出来ることはいう迄も彦い。
（ｇ） 発明の詳細
な説明したように本発明によればｎデータピアト＋１パ
リテイピツト構成による（ｎ＋１）ビット用ＦＲＯＭの
書込み動作が複雑か演算処理を伴うこと７（ｎビットデ
ータを与えるだけで自動的に１パリテイビツトを付加し
て実現出来るＦＲＯＭライタが得られるので有用である
。
リテイピツト構成による（ｎ＋１）ビット用ＦＲＯＭの
書込み動作が複雑か演算処理を伴うこと７（ｎビットデ
ータを与えるだけで自動的に１パリテイビツトを付加し
て実現出来るＦＲＯＭライタが得られるので有用である
。
第１図は本発明の一実施例におけるＦＲＯＭライタと９
ビットＦＲＯＭによるプロ、り図および第２図はデータ
書込みにおけるタイムチャートである０ 図に２いて１は制御部、２は入出力バッファ。 ３ばＲＡＭ、４はレジスタ、５けパリティジェネレータ
および１０は９ビットＦＲＯＭである。 閉２図 び）β乙９
ビットＦＲＯＭによるプロ、り図および第２図はデータ
書込みにおけるタイムチャートである０ 図に２いて１は制御部、２は入出力バッファ。 ３ばＲＡＭ、４はレジスタ、５けパリティジェネレータ
および１０は９ビットＦＲＯＭである。 閉２図 び）β乙９
Claims (1)
- ｎビットデータ全並列入力して別途設定する奇偶パリテ
ィ条件に従いノくリテイビットヲ作成する手段を備えて
かり、外部入力を一時蓄積するＲＡＭによるｎビットデ
ータに従い該ノくリテイビノトを付加した（ ｎ＋１
）ビットデータを作成して外部に接続するＦＲＯＭに書
込む機能を有することを特命とするＰＲＯＭライタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168959A JPS5958696A (ja) | 1982-09-28 | 1982-09-28 | Ｐｒｏｍライタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168959A JPS5958696A (ja) | 1982-09-28 | 1982-09-28 | Ｐｒｏｍライタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958696A true JPS5958696A (ja) | 1984-04-04 |
Family
ID=15877723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57168959A Pending JPS5958696A (ja) | 1982-09-28 | 1982-09-28 | Ｐｒｏｍライタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62110798U (ja) * | 1985-12-27 | 1987-07-15 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593596A (en) * | 1979-01-08 | 1980-07-16 | Hitachi Ltd | Memory unit |
| JPS5917100B2 (ja) * | 1980-06-16 | 1984-04-19 | 電気化学工業株式会社 | マロン酸ジエステルの製法 |
-
1982
- 1982-09-28 JP JP57168959A patent/JPS5958696A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593596A (en) * | 1979-01-08 | 1980-07-16 | Hitachi Ltd | Memory unit |
| JPS5917100B2 (ja) * | 1980-06-16 | 1984-04-19 | 電気化学工業株式会社 | マロン酸ジエステルの製法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62110798U (ja) * | 1985-12-27 | 1987-07-15 |
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