JPS58186826A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS58186826A JPS58186826A JP57072395A JP7239582A JPS58186826A JP S58186826 A JPS58186826 A JP S58186826A JP 57072395 A JP57072395 A JP 57072395A JP 7239582 A JP7239582 A JP 7239582A JP S58186826 A JPS58186826 A JP S58186826A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- generating circuit
- power
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマイクロプロセッサに係り、特にそのリセッ
ト時、または電源投入時に内部データ記憶装置の一部あ
るいは全部に所要のデータを書き込み、初期設定を行な
う機能を有するマイクロプロセッサに関するものである
。
ト時、または電源投入時に内部データ記憶装置の一部あ
るいは全部に所要のデータを書き込み、初期設定を行な
う機能を有するマイクロプロセッサに関するものである
。
第１図は一般的なマイクロプロセッサの構成を女すブロ
ック図で、図において、（１）は演算回路、（２）はア
キュムレータユニット、（３）は汎用レジスタユニット
、（４）は制御回路、（５）はプログラムメモリを構成
する読み出し専用記憶装置（ＲＯＭ）、（６）は内部デ
ータ記憶装置である。第２図は内部データ記憶装置（６
）の従来の構成を示すブロック図で、（７）はア（パル
ス情報入力、（８〕は行アドレスデコーダ、（９）は列
アドレスデコーダ、（１１はランダム・アクセス・メモ
リ（ＲＡＭ）、（ｌυはデータ増幅器、（１′４は読み
出し／書き込み（ｆ／ｗ）制御回路、（１３）はデータ
情報を入出力するデータバスである。
ック図で、図において、（１）は演算回路、（２）はア
キュムレータユニット、（３）は汎用レジスタユニット
、（４）は制御回路、（５）はプログラムメモリを構成
する読み出し専用記憶装置（ＲＯＭ）、（６）は内部デ
ータ記憶装置である。第２図は内部データ記憶装置（６
）の従来の構成を示すブロック図で、（７）はア（パル
ス情報入力、（８〕は行アドレスデコーダ、（９）は列
アドレスデコーダ、（１１はランダム・アクセス・メモ
リ（ＲＡＭ）、（ｌυはデータ増幅器、（１′４は読み
出し／書き込み（ｆ／ｗ）制御回路、（１３）はデータ
情報を入出力するデータバスである。
このようなマイクロプロセッサの全体の一般的動作は周
知であるので、その詳細な説明は省略するが、演算回路
（１）の動作に必要なデータは通常、゛内部の読み出し
／誓き込み用の内部データ記憶装置（６）により供給、
あるいは保持感れる。従来のマイクロプロセッサではこ
の内部データ記憶装置（６）の内部データは、電源投入
時に決定されることはなく、不定となっており、筐たリ
セットによっても初期設定芒れることはなかったｃ１ 従って、従来のマイクロプロセッサではグログラムメモ
リ（５）で内部データ記憶装置（６）のデータの一部を
所要の値に初期設定する必要があり、プログラムメモ！
Ｊ （５） ｖｃそのためのメモリ容量が賛求され、そ
の使用効率の上で問題があった。
知であるので、その詳細な説明は省略するが、演算回路
（１）の動作に必要なデータは通常、゛内部の読み出し
／誓き込み用の内部データ記憶装置（６）により供給、
あるいは保持感れる。従来のマイクロプロセッサではこ
の内部データ記憶装置（６）の内部データは、電源投入
時に決定されることはなく、不定となっており、筐たリ
セットによっても初期設定芒れることはなかったｃ１ 従って、従来のマイクロプロセッサではグログラムメモ
リ（５）で内部データ記憶装置（６）のデータの一部を
所要の値に初期設定する必要があり、プログラムメモ！
Ｊ （５） ｖｃそのためのメモリ容量が賛求され、そ
の使用効率の上で問題があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、電源投入あるいはリセットにより
内部データ記憶装置の一部あるいは全部に、あるデータ
を簀き込み初期設定を行なう手段を別に設けることによ
って、プログラムメモリ効率を向上させることを目的と
している。
めになされたもので、電源投入あるいはリセットにより
内部データ記憶装置の一部あるいは全部に、あるデータ
を簀き込み初期設定を行なう手段を別に設けることによ
って、プログラムメモリ効率を向上させることを目的と
している。
以下、この発明の一実施例を第３図について説明する。
第３図において、第２図の従来例と同等部分は同一符号
で示す。０荀はマイクロプロセッサのリセット入力によ
り制御されるリセット制御入力、（１５）はリセット入
力により初期設定を行なうランダム・アクセス・メモリ
の番地情報を出力するアドレス比生回路、殉は初期設定
用のデータ発生回路である。
で示す。０荀はマイクロプロセッサのリセット入力によ
り制御されるリセット制御入力、（１５）はリセット入
力により初期設定を行なうランダム・アクセス・メモリ
の番地情報を出力するアドレス比生回路、殉は初期設定
用のデータ発生回路である。
マイクロプロセッサのリセット入力により制御されたリ
セット制御入力（１４Ｉは、アドレス発生回路（１５）
、データ発生回路（１６１、および読み出し／書き込
み制御回路＋１２．ｌに入力される。リセット制御入力
（１４）によ多制御されたアドレス発生回路（１５）は
初期設定すべきランダム・アクセス・メモリαＱの番地
を発生し、データ発生回路（１＠は初期設定用のデータ
を格納しているので、リセット制御人力α４）により、
初期設定データをランダム・アクセス・メモリＱりに出
力する。をらに読み出し／書き込み制御回路（１２）は
リセット制御人力０４）により書き込み信号を発生し、
ランダム轡アクセス・メモリθ（）のアドレス発生回路
（１５）により示てれる番地に、データ発生回路（１６
）に格納されている初期設定データを書き込む。
セット制御入力（１４Ｉは、アドレス発生回路（１５）
、データ発生回路（１６１、および読み出し／書き込
み制御回路＋１２．ｌに入力される。リセット制御入力
（１４）によ多制御されたアドレス発生回路（１５）は
初期設定すべきランダム・アクセス・メモリαＱの番地
を発生し、データ発生回路（１＠は初期設定用のデータ
を格納しているので、リセット制御人力α４）により、
初期設定データをランダム・アクセス・メモリＱりに出
力する。をらに読み出し／書き込み制御回路（１２）は
リセット制御人力０４）により書き込み信号を発生し、
ランダム轡アクセス・メモリθ（）のアドレス発生回路
（１５）により示てれる番地に、データ発生回路（１６
）に格納されている初期設定データを書き込む。
上記実施例では、リセット入力による内部データ記憶装
置の初期設定例を示したが、マイクロプロセッサの電源
投入時に電源投入を検知する回路を構成し、その回路に
よる電源投入検知信号を利用してリセット制御信号と同
様の使用を行なえば、電源投入による内部データ記憶装
置の初期設定を行なうことも可能である。また、本発明
はマイクロプロセッサを有するマイクロコンピュータに
適用できるものである。
置の初期設定例を示したが、マイクロプロセッサの電源
投入時に電源投入を検知する回路を構成し、その回路に
よる電源投入検知信号を利用してリセット制御信号と同
様の使用を行なえば、電源投入による内部データ記憶装
置の初期設定を行なうことも可能である。また、本発明
はマイクロプロセッサを有するマイクロコンピュータに
適用できるものである。
以上のように、この発明によれはマイクロプロセッサの
リセット入力、あるいは電源投入により内部データ記憶
装置の一部または全部が、ある値に初期設定されるので
、プログラムメモリでの初期設定を大幅に軽減できる効
果がある。
リセット入力、あるいは電源投入により内部データ記憶
装置の一部または全部が、ある値に初期設定されるので
、プログラムメモリでの初期設定を大幅に軽減できる効
果がある。
第１図は一般的なマイクロプロセッサの構成を示すブロ
ック図、第２図はその内部データ記憶装置の従来の構成
を示すブロック図、第３図はこの発明の一実施例におけ
る内部データ記憶装置の構成を示すブロック図である０ 図において、（１）は演算回路、（６）は内部データ記
憶装置、（＋４はリセット制御入力、（鴎はアドレス発
生回路、（＋６）はデータ発生回路である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 ゛ 第２図
ック図、第２図はその内部データ記憶装置の従来の構成
を示すブロック図、第３図はこの発明の一実施例におけ
る内部データ記憶装置の構成を示すブロック図である０ 図において、（１）は演算回路、（６）は内部データ記
憶装置、（＋４はリセット制御入力、（鴎はアドレス発
生回路、（＋６）はデータ発生回路である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 ゛ 第２図
Claims (1)
- （１）演算を行なう演算回路と、この演算回路の演算動
作に必要なデータを記憶する内部データ記憶装置とを有
するマイクロプロセッサにおいて、電源投入時またはリ
セット時にのみ動作して上記内部データ記憶装置の所要
アドレスに所要データを書き込むだめのアドレス発生回
路およびデータ発生回路を備えたことを特徴とするマイ
クロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072395A JPS58186826A (ja) | 1982-04-26 | 1982-04-26 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072395A JPS58186826A (ja) | 1982-04-26 | 1982-04-26 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186826A true JPS58186826A (ja) | 1983-10-31 |
Family
ID=13488034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072395A Pending JPS58186826A (ja) | 1982-04-26 | 1982-04-26 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186826A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122418A (ja) * | 1983-11-17 | 1985-06-29 | Fujitsu Ltd | メモリクリア方式 |
| JPS60237593A (ja) * | 1984-05-11 | 1985-11-26 | 東芝テック株式会社 | 販売登録装置 |
-
1982
- 1982-04-26 JP JP57072395A patent/JPS58186826A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122418A (ja) * | 1983-11-17 | 1985-06-29 | Fujitsu Ltd | メモリクリア方式 |
| JPS60237593A (ja) * | 1984-05-11 | 1985-11-26 | 東芝テック株式会社 | 販売登録装置 |
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