JPS5826048B2 - 初期化方式 - Google Patents

Description

【発明の詳細な説明】 この発明は、情報処理装置における主記憶装置の初期化
方式に関する。

一般に、情報処理装置における主記憶装置の記憶内容は
、電源投入時に初期化（通常データ”０”。

とする）され、パリティピットもしくはエラー訂正コー
ドを正しいものにされる。

ところで、近年、主記憶装置の構成が多様化してきてい
る。

すなわち揮発性メモリで構成される主記憶装置、不揮性
メモリで構成される主記憶装置、バッテリバックアップ
が施された揮発性メモリで構成される主記憶装置、更に
は上記の各種メモリが混在して構成される主記憶装置な
どがある。

そして、例えば各種メモリを混成して主記憶装置を構成
した場合、例えば不揮発性メモリまたはバッテリバック
アップ機能を有する揮発性メモリの部分に対しては、電
源投入時にも初期化を行なわないのが一般的である。

このような場合、主記憶装置内の各種メモリのロケーシ
ョンを処理装置（以下ＣＰＵと称する）が把握しており
、その把握内容に基づいて対応するメモリ（揮発性メモ
リのみ）の初期化を行なうようになっていた。

しかしながら、上記した各種メモリのロケーションすな
わち、初期化すべきアドレス範囲を、ＣＰＵが把握する
ことは困難であり、特に小型の情報処理装置にあっては
、問題があった。

この発明は上記事情に鑑みてなされたもので、その目的
は、主記憶装置を構成する各種タイプのメモリ装置がい
ずれのアドレス範囲に組み合わされているかをＣＰＵが
関知することなく、極めて簡単な構成でメモリ装置の必
要部分の初期化を行なえる初期化方式を提供することで
ある。

以下、この発明の一実施例を図面を参照して説明する。

第１図は情報処理装置の概略的構成を示す。

なお、第１図では入出力装置などについては省略されて
いる。

図において、ＣＰＵ１１は、情報処理装置における一般
的なデータ処理を実行するもので、図示せぬ演算部、各
種レジスタ群、各種マイクロプログラムを格納する制御
記憶部、この制御記憶部から読出されるマイクロ命令か
ら制御信号を得るマイクロ命令デコーダなど公知の回路
構成となっている。

主記憶装置（以下ＭＭと略称する）１２は複数のメモリ
装置ＭＥＭ１３１〜１３ｎで構成されるメモリモジュー
ルで、メモリバス１４を介してＣＰＵ１１に接続されて
いる。

メモリ装置ＭＥＭ１３□〜１３ｎは、それぞれ情報が格
納されるメモリ部１５１〜１５ｎと、ＣＰＵ１１あるい
は図示しない入出力装置からの制御信号（指令）に基づ
きメモリ部１５□〜１５ｎに対する読出し、書込み制御
を行なうメモリ制御部１６１〜１６ｎとを備えている。

第２図は、この発明の初期化方式に用いられる制御回路
の一実施例を示すもので、第１図同様ＣＰＵ１１内の演
算部など公知の回路構成については省略されている。

図において、符号２１は各部に所定のＤＣ電源電圧を供
給する電源モジュールである。

電源モジュール２１は、ＤＣ電源電圧を発生する電源部
と、当該ＤＣ電源電圧が安定状態となったことを検出し
て、その旨の動作スタート信号５ＴＡＲＴを発生する検
出回路など公知の回路を有している。

前記動作スタート信号５ＴＡＲＴはＣＰＵ１１へ入力さ
れるようになっており、ｃＰＵｌｌはたとえば高レベレ
の動作スタート信号５ＴＡＲＴによって公知手段により
ＣＰＵ動作信号ＲＵＮを発生する。

これによりＣＰＵ１１は動作（ＲＵＮ）状態となり、動
作を開始するようになっている。

この発明の初期化方式は、電源投入時に発生される上記
動作スタート信号５ＴＡＲＴを効果的に用いたものであ
る。

すなわち、たとえばＣＰＵ１１内に、ワンショットマル
チ２２とフリップフロップ回路２３とが設けられている
。

ワンショットマルチ２２は、動作スタート信号５ＴＡＲ
Ｔが入力される入力端子と、出力端子とを備えている。

そして、ワンショットマルチ２２は、動作スタート信号
５ＴＡＲＴのたとえば前縁によって低レベルから高レベ
ルに状態遷移し、一定期間高レベルを保つセット信号Ｓ
ＥＴをその出力端子に発生する公知の回路要素を含んで
いる。

フリップフロップ回路２３は、前記ワンショットマルチ
２２からのセット信号ＳＥＴが入力されるセット入力端
子Ｓとリセット信号ＲＥＳＥＴが入力されるリセット入
力端子Ｒと、互いに逆相の信号が出力される出力端子Ｑ
、Ｑとを備えている。

ここで、リセット信号ＲＥＳＥＴは、ＭＭ１２の初期化
が終了した時に与えられるものである。

たとえばＣＰＵ１１内の制御記憶部（図示せず）から読
出された特定のマイクロ命令をデコードした出力から得
ることができる。

一方、ＣＰＵ１１内には、公知の手段により、ＭＭｌ
２の初期化の際は勿論、必要に応じて高レベルのメモリ
書込み信号Ｗが発生される。

このメモリ書込み信号Ｗおよび上記フリップフロップ回
路２３の出力端子Ｑから発生される初期化制御信号ＩＣ
０Ｎはメモリバス（第１図の符号１４）を介してＭＭへ
送られる。

第２図には、説明を簡単にするために、メモリ装置ＭＥ
Ｍ１３１，１３２だけが示されている。

また、メモリ部１５０，１５２メモリ制御部１６１゜１
６□については省略されている。

この実施例において、たとえば、メモリ装置ＭＥＭ１３
．は不揮発性メモリで構成され、メモリ装置ＭＥＭ１３
□はバックアップ機能を有しない揮発性メモリ（普通の
揮発性メモリ）で構成されているものとする。

したがって、電源投入の際には、メモリ装置ＭＥＭ１３
□についてのみ初期化が必要とされる。

そして、メモリ装置ＭＥＭ１３□のメモリ制御部（図示
せず）の前段にはアンド回路２４が設けられている。

アンド回路２４はＣＰＵＩ １から与えられるメモリ書
込み信号Ｗが入力される入力端子と、初期化制御信号Ｉ
Ｃ０Ｎが入力される入力端子と、出力端子とを備えてい
る。

この出力端子から出力される信号（アンド出力信号ＡＯ
ＵＴ）はメモリ制御部の書込み制御回路（図示せず）へ
送られる。

一方、メモリ装置ＭＥＭ１３１は従来構成と同じであり
、ＣＰＵＩ １から与えられるメモリ書込み信号Ｗは、
そのままメモリ制御部の書込み制御回路（図示せず）へ
送られる。

次に、このように構成される情報処理装置における初期
化方式の動作を、第３図に示されるタイミングチャート
を参照して説明する。

第３図において、第３図イはＤＣ電源電圧の電圧波形を
示し、第３図口は動作スタート信号５ＴＡＲＴの信号波
形を示し、第３図ハはセット信号ＳＥＴの信号波形を示
し、第３図二は初期化制御信号ＩＣ０Ｎの信号波形を示
し、第３図示はリセット信号ＲＥＳＥＴの信号波形を示
し、第３図へはメモリ書込み信号Ｗの信号波形を示臥第
３図トはアンド出力信号ＡＯＵＴの信号波形を示してい
る。

たとえば今、電源モジュール２１の電源投入が行なわれ
たものとする。

これにより電源モジュール２１は動作し、ＤＣ電源電圧
（第３図イ）を発生する。

そして、ＤＣ電源電圧が安定状態となると、電源モジュ
ール２１からＣＰＵ１１に対して高レベルの動作スター
ト信号５ＴＡＲＴ悌３図口）が出力される。

ＣＰＵＩ １は動作ス、タート信号５ＴＡＲＴを受けて
、ＣＰＵ動作信号ＲＵＮを発生する。

これにより、ＣＰＵ１１は動作（ＲＵＮ）状態となり、
動作を開始する。

また、動作スタート信号５ＴＡＲＴはワンショットマル
チ２２の入力端子に入力される。

これによりワンショットマルチ２２は状態反転し、その
出力端子から、一定期間高レベルを保ち、その後低レベ
ルの状態に戻るセット信号５ＥＴ（第３図ハ）が出力さ
れる。

セット信号ＳＥＴは、フリップフロップ回路２３のセッ
ト入力端子Ｓに入力される。

フリップフロップ回路２３は、セット信号ＳＥＴの立ち
上りのタイミングでセット状態となり、その出力端子Ｑ
に発生する初期化制御信号ＩＣ０Ｎ（第３ラミ）を、高
レベルから低レベルに状態遷移する。

一方、ＣＰＵ１１が動作状態となった後、ＣＰＵ１１か
ら各メモリ装置ＭＥＭ１３□、１３２へ所定タイミング
で高レベルのメモリ書込み信号Ｗ（第３図へ）が送られ
る。

同じ＜、ＣＰＵＩ １から各メモリ装置ＭＥＭ１３１，
１３２へメモリ装置初期化（”Ｏ″）のためのデータが
送られる。

この時、ＣＰＵ１１は、従来のように初期化すべきメモ
リアドレス範囲を認識することなく、実装されている総
てのメモリアドレス範囲に初期化データを送出している
。

これにより、揮発性メモリで構成されているメモリ装置
ＭＥＭ１３２は、メモリ書込み信号Ｗおよび初期化デー
タによって、初期化される。

ＣＰＵ１１からメモリ装置ＭＥＭ１３１に送られるメモ
リ書込み信号Ｗ（第３図へ）は、アンド回路２４の一方
の入力端子に入力される。

アンド回路２４の他方の入力端子には、前記フＩＪ ｔ
／プフロツプ回路２３の出力端子Ｑに発生する初期化制
御信号ＩＣ０Ｎ（第３ラミ）が入力される。

アンド回路２４は、初期化制御信号ＩＣ０Ｎが低レベル
である期間中閉成されており、この期間、メモリ書込み
信号Ｗのメモリ装置ＭＥＭＩ ３、（の書込み制御回路
）への入力は禁止される。

したがって、前記したように、ＣＰＵ１１から、初期化
データ（アドレス情報を含む）がメモリ装置ＭＥＭ １
３１に送られているにもかかわらず、不揮発性メモリで
構成されているメモリ装置１３□は初期化されない。

すなわちアンド回路２４のアンド出力信号ＡＯＵＴ（第
３図ト）は、低レベルの初期化制御信号Ｉ ＣＯＮ （
第３ラミ）によって、メモリ書込み信号Ｗの如何にかか
わらず低レベルになり、このため、該当するメモリ装置
ＭＥＭ１３１に対する初期化データの書込みが禁止され
る。

このように、この発明の初期化方式によれば、ＣＰＵ１
１がＭＭＩ ２を構成する各種メモリ（メモリ装置ＭＥ
Ｍ１３１，１３２）の初期化すべきアドレス範囲を意識
することなく、単に、実装されている総てのメモリアド
レス範囲に初期化データを送出するだけで、所定のアド
レス範囲（メモリ装置ＭＥＭ１３．）のみの初期化が行
なえる。

次に、所定アドレス範囲に対する初期化が完了した後の
動作を説明する。

すなわち初期化が完了すると、ＣＰＵ１１内の側聞記憶
部（図示せず）に格納されているマイクロプログラムの
特定マイクロ命令に基づいて、マイクロ命令デコーダ（
図示せず）から高レベルのリセット信号ＲＥ Ｓ ＥＴ
Ｃ第３第３ラホ発生される。

リセット信号ＦｔＥＳＥＴはフリップフロップ回路２３
のリセット入力端子Ｈに入力される。

フリップフロップ回路２３は、リセット信号ＲＥＳＥＴ
の立ち上りυタイミングでリセット状態となり、その出
力端子ｑに発生する初期化制御信号ＩＣ０Ｎ（第３ラミ
）を、低レベルから高レベルに状態遷移する。

そしてアンド回路２４は、初期化制御信号ＩＣ０Ｎの低
レベルから高レベルへの状態遷移に応答して開成し、そ
の時入力されているメモリ書込み信号Ｗをメモリ装置Ｍ
ＥＭ１３１内の書込み制御回路へ送出する。

そして、この実施例のように高レベルのメモリ書込み信
号ＷがＣＰＵ１１から与えられていれば、メモリ装置Ｍ
ＥＭ１３□において以後の書込みが可能となる。

また、初期化終了後、いったんメモリ書込み信号Ｗが高
レベルから低レベル（書込み停止）になっても、次に高
レベルのメモリ書込み信号Ｗが与えられた際（書込み開
始）、メモリ装置ＭＥＭｌ ３□は書込み可能となる。

すなわち、初期化終了後は、メモリ装置ＭＥＭ１３□（
の書込制御回路）においても、メモリ書込み信号Ｗの入
力が可能となる。

以上詳述したように、この発明によれば、主記憶装置を
構成する各種タイプのメモリ装置のうち、所定メモリ装
置だけを極めて簡単な構成で極めて容易に初期化できる
初期化方式を提供できる。

【図面の簡単な説明】

第１図は情報処理装置の概略構成図、第２図は情報処理
装置内のこの発明に用いられる制御回路の一実施例を示
す図、第３図はこの発明の初期化方式の動作を説明する
ためのフローチャートである。 １１・・・・・・処理装置（ＣＰＵ）、１２・・・・・
・主記憶装置（ＭＭ）、１３、〜１３ｎ・・・・・・メ
モリ装置、２１・・・・・・電源モジュール、２２・・
・・・・ワンショットマルチ、２３・・・・・・フリッ
プフロップ回路、２４・・・・・・アンド回路。

Claims (1)

1. 【特許請求の範囲】 １ 初期化を必要としないメモリ装置および初期化を必
   要とするメモリ装置とによって構成される主記憶装置を
   備えた情報処理装置において、ＤＣ電源が安定状態とな
   った時にセットするフリップフロップと、処理装置から
   上記主記憶装置に与えられる書込み信号のうち、上記初
   期化を必要としないメモリ装置に対する書込み信号を、
   上記フリップフロップの出力信号によって禁止する手段
   とを具備し、主記憶装置を初期化する際、上記初期化を
   必要とするメモリ装置のみ初期化を行なうようにしたこ
   とを特徴とする初期化方式。 ２ 上記禁止手段が論理積回路で構成されることを特徴
   とする特許請求の範囲第１項記載の初期化方式。 ３ 上記初期化を必要としないメモリ装置を不揮発性メ
   モリあるいはバッテリバックアップ機能を有する揮発性
   メモリで構成することを特徴とする特許請求の範囲第１
   項記載の初期化方式。 ４ 上記初期化を必要とするメモリ装置を揮発性メモリ
   で構成することを特徴とする特許請求の範囲第１項記載
   の初期化方式。