JPS595932B2 - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
- Publication number
- JPS595932B2 JPS595932B2 JP54173188A JP17318879A JPS595932B2 JP S595932 B2 JPS595932 B2 JP S595932B2 JP 54173188 A JP54173188 A JP 54173188A JP 17318879 A JP17318879 A JP 17318879A JP S595932 B2 JPS595932 B2 JP S595932B2
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- JP
- Japan
- Prior art keywords
- instruction
- instructions
- processing unit
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- counter
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- Advance Control (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理方式に関し、特に中央処理装置の如
き主処理装置からベクトルプロセッサの如き従処理装置
に対し数命令伝達してデータ処理を行なうときに、従処
理装置においてこの数命令実行中に命令の中断や抑止、
無視等のプログラム的なエラーが見出された場合このプ
ログラム的なエラーの存在した命令のアドレスを決定す
るデータ処理方式に関する。
き主処理装置からベクトルプロセッサの如き従処理装置
に対し数命令伝達してデータ処理を行なうときに、従処
理装置においてこの数命令実行中に命令の中断や抑止、
無視等のプログラム的なエラーが見出された場合このプ
ログラム的なエラーの存在した命令のアドレスを決定す
るデータ処理方式に関する。
ベクトルプロセッサによつては、当該ベクトルプロセッ
サ自体は主記憶装置から命令を読出してこれを実行する
という処理はできないものがある。
サ自体は主記憶装置から命令を読出してこれを実行する
という処理はできないものがある。
このような場合、中央処理装置を介して命令を受理しな
ければならない。このような場合、中央処理装置は−命
令ずつ伝達してその実行後に次の命令を伝達していたの
で、このためにデータ処理速度面で問題がある。最近、
ベクトルプロセッサで複数命令を連続に受取りこれを実
行する能力のあるものが開発されている。
ければならない。このような場合、中央処理装置は−命
令ずつ伝達してその実行後に次の命令を伝達していたの
で、このためにデータ処理速度面で問題がある。最近、
ベクトルプロセッサで複数命令を連続に受取りこれを実
行する能力のあるものが開発されている。
ところが、このような場合、中央処理装置から複数命令
を受取り、これを実行しているとき、この複数命令の１
つにプログラム的なエラーが存在した場合、これを中央
処理装置に報告する。このとき、中央処理装置では複数
命令のうちのどれにエラーが存在していたのか識別しな
ければならない。しかるに上記の如きベクトルプロセッ
サでは該ベクトルプロセッサ自体で命令の管理を行なつ
ていないのでベクトルプロセッサでは、エラーが存在し
た具体的な命令のアドレスを判別することができない。
しかも中央処理装置においても、これらの複数の命令を
送出したあとでは、すでに次の命令のアドレスを演算し
ているので、ベクトルプロセッサから、上記の如く、エ
ラー発生信号を受理してもこのエラーの発生がいずれの
命令におけるものが判別することができなかつた。した
がつて本発明では、このように主処理装置として動作す
る中央処理装置から従処理装置として動作するベクトル
プロセッサ等に送出した複数命令の１つにエラーが存在
した場合、これを簡単な手段により適確に判別するよう
にしたデータ処理方式を提供することを目的とするもの
であつて、このために本発明のデータ処理方式では、主
処理装置から従処理装置に対し複数命令送出し従処理装
置はこれらの複数命令を並行的に実行するデータ処理方
式において、命令実行中にエラーの存在を検出するエラ
ー検出手段と、次に送出すべき命令のアドレスを記入す
る命令アドレス保持手段と、送出された複数命令数に応
じた値を保持する命令カウンタを設けるとともに、該命
令カウンタを上記従処理装置において命令の実行が終了
したことに応じてこれをカウントさせ、上記複数命令の
実行中にエラーが発生したとき、上記命令アドレス保持
手段に記入された次に送出すべき命令のアドレスに応じ
た値と上記命令カウンタのカウント値に応じた値にもと
づいてエラーの存在した命令を判別するようにしたこと
を特徴とする。以下本発明の一実施例を第１図乃至第３
図にもとづき説明する。
を受取り、これを実行しているとき、この複数命令の１
つにプログラム的なエラーが存在した場合、これを中央
処理装置に報告する。このとき、中央処理装置では複数
命令のうちのどれにエラーが存在していたのか識別しな
ければならない。しかるに上記の如きベクトルプロセッ
サでは該ベクトルプロセッサ自体で命令の管理を行なつ
ていないのでベクトルプロセッサでは、エラーが存在し
た具体的な命令のアドレスを判別することができない。
しかも中央処理装置においても、これらの複数の命令を
送出したあとでは、すでに次の命令のアドレスを演算し
ているので、ベクトルプロセッサから、上記の如く、エ
ラー発生信号を受理してもこのエラーの発生がいずれの
命令におけるものが判別することができなかつた。した
がつて本発明では、このように主処理装置として動作す
る中央処理装置から従処理装置として動作するベクトル
プロセッサ等に送出した複数命令の１つにエラーが存在
した場合、これを簡単な手段により適確に判別するよう
にしたデータ処理方式を提供することを目的とするもの
であつて、このために本発明のデータ処理方式では、主
処理装置から従処理装置に対し複数命令送出し従処理装
置はこれらの複数命令を並行的に実行するデータ処理方
式において、命令実行中にエラーの存在を検出するエラ
ー検出手段と、次に送出すべき命令のアドレスを記入す
る命令アドレス保持手段と、送出された複数命令数に応
じた値を保持する命令カウンタを設けるとともに、該命
令カウンタを上記従処理装置において命令の実行が終了
したことに応じてこれをカウントさせ、上記複数命令の
実行中にエラーが発生したとき、上記命令アドレス保持
手段に記入された次に送出すべき命令のアドレスに応じ
た値と上記命令カウンタのカウント値に応じた値にもと
づいてエラーの存在した命令を判別するようにしたこと
を特徴とする。以下本発明の一実施例を第１図乃至第３
図にもとづき説明する。
第１図は本発明の一実施例を概略的に示したものであり
、第２図はその要部構成図、第３図は本発明の動作を説
明するタイムチヤートである。
、第２図はその要部構成図、第３図は本発明の動作を説
明するタイムチヤートである。
図中、１は主処理装置、２は従処理装置、３は主記憶装
置、４は第１命令バツフア、５は命令アドレスレジスタ
、６は第１命令カウンタ、７は第２命令バツフア、８は
第２命令カウンタ、９は第１ワークレジスタ、１０は第
２ワークレジスタ、１１はアドレスバツフアレジスタ、
１２は加算器である。主処理装置１は例えば中央処理装
置であつて、主記憶装置３から命令を取出してこれを実
行したり、また複数の命令を取出して従処理装置に伝達
するような制御を行なうものである。
置、４は第１命令バツフア、５は命令アドレスレジスタ
、６は第１命令カウンタ、７は第２命令バツフア、８は
第２命令カウンタ、９は第１ワークレジスタ、１０は第
２ワークレジスタ、１１はアドレスバツフアレジスタ、
１２は加算器である。主処理装置１は例えば中央処理装
置であつて、主記憶装置３から命令を取出してこれを実
行したり、また複数の命令を取出して従処理装置に伝達
するような制御を行なうものである。
従処理装置２は例えばベクトルプロセツサであつて、複
数の命令をパイプライン方式により並列的に命令を実行
することはできるが、主記憶装置３から直接命令を読出
すことはできない。主記憶装置３は、データ処理に必要
な各種命令やデータが格納されており、また演算結果を
書込むこともできる。第１命令バツフア４は主記憶装置
３から読出された命令が一時的に記入されているもので
ある。命令アドレスレジスタ５は、主記憶装置３から第
１命令バツフア４に最後のデータの先頭のアドレス情報
が記入されており、ここでは最後に送出された命令の次
の次のアドレスが記入されている。第１命令カウンタ６
は、現在実行している命令のうち最も古い命令を命令ア
ドレスレジスタ５から引いた値が記入されており、主記
憶装置３から取出した複数の命令のうち、主処理装置１
内で終了したものが存在する毎に、その命令長だけ減少
され、すなわち主処理装置１から従処理装置２に送出さ
れた数に応じてその命令長だけ減少される。ただし、複
数命令のうち最後の命令に対する減算はしない。第２命
令バツフア７は主記憶装置１から送出された複数の命令
が一時的に記入されるものである。
数の命令をパイプライン方式により並列的に命令を実行
することはできるが、主記憶装置３から直接命令を読出
すことはできない。主記憶装置３は、データ処理に必要
な各種命令やデータが格納されており、また演算結果を
書込むこともできる。第１命令バツフア４は主記憶装置
３から読出された命令が一時的に記入されているもので
ある。命令アドレスレジスタ５は、主記憶装置３から第
１命令バツフア４に最後のデータの先頭のアドレス情報
が記入されており、ここでは最後に送出された命令の次
の次のアドレスが記入されている。第１命令カウンタ６
は、現在実行している命令のうち最も古い命令を命令ア
ドレスレジスタ５から引いた値が記入されており、主記
憶装置３から取出した複数の命令のうち、主処理装置１
内で終了したものが存在する毎に、その命令長だけ減少
され、すなわち主処理装置１から従処理装置２に送出さ
れた数に応じてその命令長だけ減少される。ただし、複
数命令のうち最後の命令に対する減算はしない。第２命
令バツフア７は主記憶装置１から送出された複数の命令
が一時的に記入されるものである。
第２命令カウンタ８は、主処理装置１から命令が伝送さ
れる毎にその命令のバイト長を加算するとともに、従処
理装置でこの複数の１つの命令が終了する毎に、そのバ
イト長を減算するものである。アドレスバツフアレジス
タ１１は、いわゆるＰＳＷが記入されるものである。こ
のアドレスバツフアレジスタ１１に記入される数値は、
命令アドレスレジスタ５に記入された値から、第１ワー
クレジスタ９および第２ワークレジスタ１０に記入され
た値をそれぞれ引いたものである。次に命令実行中に命
令においてプログラムエラーが検出された場合について
、第３図を中心にして説明する。
れる毎にその命令のバイト長を加算するとともに、従処
理装置でこの複数の１つの命令が終了する毎に、そのバ
イト長を減算するものである。アドレスバツフアレジス
タ１１は、いわゆるＰＳＷが記入されるものである。こ
のアドレスバツフアレジスタ１１に記入される数値は、
命令アドレスレジスタ５に記入された値から、第１ワー
クレジスタ９および第２ワークレジスタ１０に記入され
た値をそれぞれ引いたものである。次に命令実行中に命
令においてプログラムエラーが検出された場合について
、第３図を中心にして説明する。
第３図イに示す如く、複数の命令Ａ、乃至を主記憶装置
３から主処理装置１が取出し、これを第１命令バツフア
４に記入する。このとき各命令の長さはいずれも４バイ
トであり、命令Ａは先頭アドレス１００（１６進）に格
納されており、したがつて命令１乃至は第３図イに示さ
れる命令アドレスを先頭番地として格納されていたもの
である。それ故命令アドレスレジスタ４には「１１８」
（以下いずれも１６進表示）が記入され、第１命令カウ
ンタ６には「１８」がセツトされ、このとき第２命令カ
ウンタ８は「００」のため１１８−１８−０−１００と
なり、アドレスバツフアレジスタ１１に記入されたＰＳ
Ｗは「１００」である。はじめに主処理装置１において
命令Ａが実行される。
３から主処理装置１が取出し、これを第１命令バツフア
４に記入する。このとき各命令の長さはいずれも４バイ
トであり、命令Ａは先頭アドレス１００（１６進）に格
納されており、したがつて命令１乃至は第３図イに示さ
れる命令アドレスを先頭番地として格納されていたもの
である。それ故命令アドレスレジスタ４には「１１８」
（以下いずれも１６進表示）が記入され、第１命令カウ
ンタ６には「１８」がセツトされ、このとき第２命令カ
ウンタ８は「００」のため１１８−１８−０−１００と
なり、アドレスバツフアレジスタ１１に記入されたＰＳ
Ｗは「１００」である。はじめに主処理装置１において
命令Ａが実行される。
各命令は、命令デコードサイクルＤ１レジスタのもつて
いるデータ内容の読出しサイクルＲ、アドレス演算サイ
クルＡ、バツフア読出しサイクルＢｌ，Ｂ２、演算サイ
クルＥｌ，Ｅ２、演算結果のチエツクサイクルＣＫおよ
び演算結果を汎用レジスタに記入する書込みサイクルｗ
等により構成される。そして従処理装置２で栗行される
命令１乃至は、２フローを要する命令により構成されて
いる。なお２フロー命令とは、第３図口に示す如く、サ
イクルＤからサイクルｗまでを２回行なう命令であり、
２フロー目のサイクルｗを終了すると、第１命令カウン
タ６は命令の長さ分「４］だけ減算されるものである。
上記命令Ａが主処理装置１で実行されると、第１命令カ
ウンタ６は命令Ａのバイト長「４」だけ減算され、１８
−４−１４になり、ＰＳＷには、１１８−１４＝１０４
が記入される。
いるデータ内容の読出しサイクルＲ、アドレス演算サイ
クルＡ、バツフア読出しサイクルＢｌ，Ｂ２、演算サイ
クルＥｌ，Ｅ２、演算結果のチエツクサイクルＣＫおよ
び演算結果を汎用レジスタに記入する書込みサイクルｗ
等により構成される。そして従処理装置２で栗行される
命令１乃至は、２フローを要する命令により構成されて
いる。なお２フロー命令とは、第３図口に示す如く、サ
イクルＤからサイクルｗまでを２回行なう命令であり、
２フロー目のサイクルｗを終了すると、第１命令カウン
タ６は命令の長さ分「４］だけ減算されるものである。
上記命令Ａが主処理装置１で実行されると、第１命令カ
ウンタ６は命令Ａのバイト長「４」だけ減算され、１８
−４−１４になり、ＰＳＷには、１１８−１４＝１０４
が記入される。
そしてその後命令１乃至の送出にともない、それぞれ「
４」だけ減算され、「１０」、「０Ｃ」、「０８」とな
るが、最後の命令が送出されてもこれにより減算されな
い。一方第２命令カウンタ８は上記命令１乃至の送出に
もとづく第１命令カウンタ６の減算に応じて加算が行な
われ「０４」、「０８］「０Ｃ」とカウントアツプする
。このようにして命令１乃至が従処理装置２に送出され
たとき、命令アドレスレジスタ５は「１１８」、第１命
令カウンタ６は「０８」、第２命令カウンタ８には「０
Ｃ」がそれぞれ記入されている。そして主処理装置１で
は命令のＥ２サイクルにおいて従処理装置２から発信さ
れる命令の完了報告を待つ。従処理装置２では命令１が
完了すると、第２命令カウンタ８はその命令１のバイト
長である「４」だけ減算して、０Ｃ−４＝０８の「０８
」となり、次の命令の完了により更に［４」だけ減算さ
れ、「０４」となる。ところが命令を実行中にプログラ
ムエラーが図示省略したエラー検出回路により検出され
るとき、まず第２命令カウンタ８を「４］だけ減算して
「００」とし、主処理装置１内のプログラマーにエラー
があつたことを報告する。
４」だけ減算され、「１０」、「０Ｃ」、「０８」とな
るが、最後の命令が送出されてもこれにより減算されな
い。一方第２命令カウンタ８は上記命令１乃至の送出に
もとづく第１命令カウンタ６の減算に応じて加算が行な
われ「０４」、「０８］「０Ｃ」とカウントアツプする
。このようにして命令１乃至が従処理装置２に送出され
たとき、命令アドレスレジスタ５は「１１８」、第１命
令カウンタ６は「０８」、第２命令カウンタ８には「０
Ｃ」がそれぞれ記入されている。そして主処理装置１で
は命令のＥ２サイクルにおいて従処理装置２から発信さ
れる命令の完了報告を待つ。従処理装置２では命令１が
完了すると、第２命令カウンタ８はその命令１のバイト
長である「４」だけ減算して、０Ｃ−４＝０８の「０８
」となり、次の命令の完了により更に［４」だけ減算さ
れ、「０４」となる。ところが命令を実行中にプログラ
ムエラーが図示省略したエラー検出回路により検出され
るとき、まず第２命令カウンタ８を「４］だけ減算して
「００」とし、主処理装置１内のプログラマーにエラー
があつたことを報告する。
主処理装置１ではこの報告により、上記従処理装置２か
ら発信される完了報告持ち状態を解除し、ＣＫサイクル
、ｗサイクルを経て割込みサイクルに入る。
ら発信される完了報告持ち状態を解除し、ＣＫサイクル
、ｗサイクルを経て割込みサイクルに入る。
このとき、第１命令カウンタ６を「４」だけ減算して「
０４」とし、この第１命令カウンタ６の減算報告により
第２命令カウンタ８が「４」だけ加算され「０４」とな
る。そして上記割込サイクルＲＳｌ乃至ＲＳ３では、第
１命令カウンタ６の内容の補数が第２ワークレジスタ１
０に伝達され、第２命令カウンタ８の内容の補数が第１
ワークレジスタ９に伝達され、命令アドレスレジスタ５
の内容とこれら各ワークレジスタの内容とが加算器１２
により加算される。このとき命令アドレスレジスタ５に
は「１１８」が、第１ワークレジスタ９には［４」の補
数が、第２ワークレジスタ１０にはこれまた「４」の補
数がそれぞれ格納されているので、結果的には１１８−
４−４−１１０ という演算が行なわれることになり、アドレスバツフア
レジスタ１１にはこの「１１０」が格納され、これを命
令アドレスレジスタ５に格納し、同時に第１命令カウン
タ６および第２命令カウンタ８もそれぞれ「００］にク
リアされる。
０４」とし、この第１命令カウンタ６の減算報告により
第２命令カウンタ８が「４」だけ加算され「０４」とな
る。そして上記割込サイクルＲＳｌ乃至ＲＳ３では、第
１命令カウンタ６の内容の補数が第２ワークレジスタ１
０に伝達され、第２命令カウンタ８の内容の補数が第１
ワークレジスタ９に伝達され、命令アドレスレジスタ５
の内容とこれら各ワークレジスタの内容とが加算器１２
により加算される。このとき命令アドレスレジスタ５に
は「１１８」が、第１ワークレジスタ９には［４」の補
数が、第２ワークレジスタ１０にはこれまた「４」の補
数がそれぞれ格納されているので、結果的には１１８−
４−４−１１０ という演算が行なわれることになり、アドレスバツフア
レジスタ１１にはこの「１１０」が格納され、これを命
令アドレスレジスタ５に格納し、同時に第１命令カウン
タ６および第２命令カウンタ８もそれぞれ「００］にク
リアされる。
そしてこの命令アドレスレジスタの内容「１１０」がプ
ログラマーに報告される。これによりプログラマーは「
１１０」の１つ前の「１０Ｃ」の命令アドレスに格納さ
れた命令にエラーがあつたことを知ることができる。こ
のようにして本発明では、命令実行中にプログラムエラ
ーが検出されたとき、プログラマーに対し、完了形の割
込みのＰＳＷとして次命令のアドレスを報告するように
したので、複数命令を送出してもエラーの発生した命令
を判別することができ、再処理等を実行することができ
る。
ログラマーに報告される。これによりプログラマーは「
１１０」の１つ前の「１０Ｃ」の命令アドレスに格納さ
れた命令にエラーがあつたことを知ることができる。こ
のようにして本発明では、命令実行中にプログラムエラ
ーが検出されたとき、プログラマーに対し、完了形の割
込みのＰＳＷとして次命令のアドレスを報告するように
したので、複数命令を送出してもエラーの発生した命令
を判別することができ、再処理等を実行することができ
る。
第１図は本発明の一実施例を概略的に示したもの、第２
図はその要部構成図、第３図は本発明の動作を説明する
タイムチヤートである。 図中、１は主処理装置、２は従処理装置、３は主記憶装
置、４は第１命令バツフア、５は命令アドレスレジスタ
、６は第１命令カウンタ、７は第２命令バツフア、８は
第２命令カウンタ、３は第１ワークレジスタ、１０は第
２ワーク１ノジスタ、１１はアドレスバツフアレジスタ
、１２は加算器をそれぞれ示す。
図はその要部構成図、第３図は本発明の動作を説明する
タイムチヤートである。 図中、１は主処理装置、２は従処理装置、３は主記憶装
置、４は第１命令バツフア、５は命令アドレスレジスタ
、６は第１命令カウンタ、７は第２命令バツフア、８は
第２命令カウンタ、３は第１ワークレジスタ、１０は第
２ワーク１ノジスタ、１１はアドレスバツフアレジスタ
、１２は加算器をそれぞれ示す。
Claims (1)
- １ 主処理装置から従処理装置に対し複数命令送出し、
従処理装置はこれらの複数命令を並行的に実行するデー
タ処理方式において、命令実行中にエラーの存在を検出
するエラー検出手段と、次に送出すべき命令のアドレス
を記入する命令アドレス保持手段と、送出された複数命
令数に応じた値を保持する命令カウンタを設けるととも
に、該命令カウンタを上記従処理装置において命令の実
行が終了したことに応じてこれをカウントさせ、上記複
数命令の実行中にエラーが発生したとき、上記命令アド
レス保持手段に記入された次に送出すべき命令のアドレ
スに応じた値と上記命令カウンタのカウント値に応じた
値にもとづいてエラーの存在した命令を判別するように
したことを特徴とするデータ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54173188A JPS595932B2 (ja) | 1979-12-28 | 1979-12-28 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54173188A JPS595932B2 (ja) | 1979-12-28 | 1979-12-28 | デ−タ処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696339A JPS5696339A (en) | 1981-08-04 |
| JPS595932B2 true JPS595932B2 (ja) | 1984-02-08 |
Family
ID=15955716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54173188A Expired JPS595932B2 (ja) | 1979-12-28 | 1979-12-28 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595932B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607080U (ja) * | 1983-06-28 | 1985-01-18 | 横河電機株式会社 | マイクロプロセツサアナライザ |
| JPS622330A (ja) * | 1985-06-27 | 1987-01-08 | Nec Corp | 演算例外命令アドレス割出装置 |
| JPS622329A (ja) * | 1985-06-27 | 1987-01-08 | Nec Corp | 演算例外命令アドレス割出装置 |
-
1979
- 1979-12-28 JP JP54173188A patent/JPS595932B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5696339A (en) | 1981-08-04 |
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