JPS5961158A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5961158A JPS5961158A JP57171245A JP17124582A JPS5961158A JP S5961158 A JPS5961158 A JP S5961158A JP 57171245 A JP57171245 A JP 57171245A JP 17124582 A JP17124582 A JP 17124582A JP S5961158 A JPS5961158 A JP S5961158A
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- JP
- Japan
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- capacitor
- pad
- integrated circuit
- chip
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/601—Capacitive arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置に係り、特に集積回路パッケージ内
にチップコンデンサを組め込んた半導体装置に関する。
にチップコンデンサを組め込んた半導体装置に関する。
（２）技術の背景
近時、半導体装置の集積度が向上するとともに処理スピ
ードが上がってきたために、集積回路を駆動するための
電源供給時に付加するバイパス用コンデンサを接続する
ためのり一ト°線の長さ、すなわちインダクタンス成分
や、プリント基板に取りイ」りられるバイパス用コンデ
ンサ自体の大きさによって実装時に大型化する等の問題
がり１コーズアツプされてきている。
ードが上がってきたために、集積回路を駆動するための
電源供給時に付加するバイパス用コンデンサを接続する
ためのり一ト°線の長さ、すなわちインダクタンス成分
や、プリント基板に取りイ」りられるバイパス用コンデ
ンサ自体の大きさによって実装時に大型化する等の問題
がり１コーズアツプされてきている。
すなわち、従来はプリント基板上に集積回路をパッケー
ジした半導体装置を複数個ハンダ付けした場合に複数の
半導体装置に対して一つのバイパス用コンデンサを付加
して電源よりのパルス性雑音の吸収を行わせていたが、
複数の集積回路自体も個々に種々の動作を行っているた
めに集積回路自体もノイズを発生し、複数の集積回路相
互間に影響を及ぼす問題があり、集積回路をパッケージ
した複数の半導体装置の個々にバイパス用コンデンサを
イ１加するようになってきている。
ジした半導体装置を複数個ハンダ付けした場合に複数の
半導体装置に対して一つのバイパス用コンデンサを付加
して電源よりのパルス性雑音の吸収を行わせていたが、
複数の集積回路自体も個々に種々の動作を行っているた
めに集積回路自体もノイズを発生し、複数の集積回路相
互間に影響を及ぼす問題があり、集積回路をパッケージ
した複数の半導体装置の個々にバイパス用コンデンサを
イ１加するようになってきている。
この場合、個々のパッケージされた集積回路に外付りの
バイパス用コンデンサを接続するためにリード線が長く
なり、不用なインダクタンスを含むことになり、実装密
度も大きくなる欠点があり、これらの問題を解決するよ
うな要望があった。
バイパス用コンデンサを接続するためにリード線が長く
なり、不用なインダクタンスを含むことになり、実装密
度も大きくなる欠点があり、これらの問題を解決するよ
うな要望があった。
（３）従来技術と問題点
第１図は従来の複数の集積回路をパッケージした半導体
装置２ａ、２ｂをプリント晶析ｌ上に実装した場合の斜
視図であり、プリント基板Ｉに穿たれた透孔６へ積回路
をパッケージした半導体装置２ａ、２ｂの外部り−トを
挿入し、ハンダ付けでプリント板上の外部回路（図示せ
ず）に接続するとともに半導体装置２ａ、２ｂはプリン
ト基板上に固定され、例えば電源供給端子３ａ′。
装置２ａ、２ｂをプリント晶析ｌ上に実装した場合の斜
視図であり、プリント基板Ｉに穿たれた透孔６へ積回路
をパッケージした半導体装置２ａ、２ｂの外部り−トを
挿入し、ハンダ付けでプリント板上の外部回路（図示せ
ず）に接続するとともに半導体装置２ａ、２ｂはプリン
ト基板上に固定され、例えば電源供給端子３ａ′。
３ｂ′と接地端子３ａ、３ｂ間Ｇこそれぞれバイパス用
コンデンサ４ａ、４ｂが外部すされて、上記したように
電源よりのパルス性雑音及び集積回路２ａ、２ｂの個々
の回路より発生ずるパルス性雑音を吸収させている。
コンデンサ４ａ、４ｂが外部すされて、上記したように
電源よりのパルス性雑音及び集積回路２ａ、２ｂの個々
の回路より発生ずるパルス性雑音を吸収させている。
しかし、上述の構成による実装構造では電源供給端子３
ａ’、３ｂ’がらコンデンサ４ａ、４ｂに至るリート°
線及び接地端子３ａ、３ｂがらコンデンサ４ａ、４ｂに
至るリート線（実際にはプリント基板にバターニングさ
れるかり一ト４ａ′。
ａ’、３ｂ’がらコンデンサ４ａ、４ｂに至るリート°
線及び接地端子３ａ、３ｂがらコンデンサ４ａ、４ｂに
至るリート線（実際にはプリント基板にバターニングさ
れるかり一ト４ａ′。
４ｂ’として示す）が長くなり、不用なインダクタンス
を含むだけでなくパルス性ノイズをひろい、更に実装密
度が大となる欠点を生ずる。
を含むだけでなくパルス性ノイズをひろい、更に実装密
度が大となる欠点を生ずる。
（４）発明の目的
本発明は上記した従来の欠点に鑑み、インダクタンスを
小とし、実装密度を小とした半導体装置を提供すること
を目的とするものである。
小とし、実装密度を小とした半導体装置を提供すること
を目的とするものである。
（５）発明の構成
本発明の特徴とするところは、集積回路チップを収容す
るパッケージの凹部内にコンデンサを一体に組み、該凹
部を封止してなることを特徴とする半導体装置によって
達成される。
るパッケージの凹部内にコンデンサを一体に組み、該凹
部を封止してなることを特徴とする半導体装置によって
達成される。
（６）発明の実施例
以下、本発明の一実施例を第２図乃至第５図について説
明する。
明する。
第２図は本発明の一実施例を示す集積回路チップ並びに
バイパス用コンデンサをパンケージ内に封止した場合の
キャップを切断した平面図、第３図は第２図のＡ−Ａ’
断面矢視図であり、半導体装置乏は例えば第３図に示す
如く多層のグリンシート５ａ、５ｂ、５ｃ、５．ｄが積
層され、左右に複数の外部リート３が設けられ、集積回
路チップ５及びチップコンデンサ（バイパス用コンデン
サ）６がグリーンシート５ｂ、５ｃ上に載置され、集積
回路チップ５からはグリーンシー）５ｃ上に設けた複数
のパッド７にボンディングによってり−１８が接続され
、チップコンデンサ６の両端にも接地用のパッドＩＯＧ
と電源用のパッドＩＯＶが設りられ、集積回路チップ５
とチップコンデンサ６が配設される近傍に接地及び電源
供給用端子１２．１１がある場合にはチップコンデンサ
の接地用バノｔ” ｉ ｏ ｃと電源用パッドＩＯＶに
ホンディングによって直接リード８Ｇ、８Ｖを接続させ
てもよいが、例えば集積回路チップ５の接地用のパン１
が７Ｇで示す位置にある場合等はチップコンデンサ６の
接地用パンＦ １０ Ｇよりグリーンシート５Ｃにスル
ーボール１４を穿ら、該スルーホールを通じてグリーン
シート５ｂ上のパターンＩ５を経て外部リート−３に接
続し、更に集積回路チップ１５の接地用パット’ ７
Ｇに連接するグリーンシー１−５ Ｃ−にのパターン１
６と外部シーＦ’ ３とを接続するようにするを可とす
る。
バイパス用コンデンサをパンケージ内に封止した場合の
キャップを切断した平面図、第３図は第２図のＡ−Ａ’
断面矢視図であり、半導体装置乏は例えば第３図に示す
如く多層のグリンシート５ａ、５ｂ、５ｃ、５．ｄが積
層され、左右に複数の外部リート３が設けられ、集積回
路チップ５及びチップコンデンサ（バイパス用コンデン
サ）６がグリーンシート５ｂ、５ｃ上に載置され、集積
回路チップ５からはグリーンシー）５ｃ上に設けた複数
のパッド７にボンディングによってり−１８が接続され
、チップコンデンサ６の両端にも接地用のパッドＩＯＧ
と電源用のパッドＩＯＶが設りられ、集積回路チップ５
とチップコンデンサ６が配設される近傍に接地及び電源
供給用端子１２．１１がある場合にはチップコンデンサ
の接地用バノｔ” ｉ ｏ ｃと電源用パッドＩＯＶに
ホンディングによって直接リード８Ｇ、８Ｖを接続させ
てもよいが、例えば集積回路チップ５の接地用のパン１
が７Ｇで示す位置にある場合等はチップコンデンサ６の
接地用パンＦ １０ Ｇよりグリーンシート５Ｃにスル
ーボール１４を穿ら、該スルーホールを通じてグリーン
シート５ｂ上のパターンＩ５を経て外部リート−３に接
続し、更に集積回路チップ１５の接地用パット’ ７
Ｇに連接するグリーンシー１−５ Ｃ−にのパターン１
６と外部シーＦ’ ３とを接続するようにするを可とす
る。
上記実施例では接地用パッドの接続について説明したが
、電源パッド間どうしでもスルーホールと多層のグリー
ンシートを用いて互いに接続するようにできる。
、電源パッド間どうしでもスルーホールと多層のグリー
ンシートを用いて互いに接続するようにできる。
なお、１３はパッケージを最終的に封止するキャップで
ある。
ある。
第４図は本発明の他の実施例を示すもので、第５図は第
４図のＢ−Ｂ ′断面図である。この場合の構成は集積
回路チップ５とチップコンデンサ６とは第２図のように
近接して配設されて以内ために集積回路チップ５の四辺
にポンディング用のパッド７を配設することができる。
４図のＢ−Ｂ ′断面図である。この場合の構成は集積
回路チップ５とチップコンデンサ６とは第２図のように
近接して配設されて以内ために集積回路チップ５の四辺
にポンディング用のパッド７を配設することができる。
このために多層に積層したグリーンシート上のパターン
とスルーボールによって集積回路デツプ５の接地用パッ
ト′７Ｇとチップコンデンサ６の接地用パッドＩＯＧは
接続され、集積回路チップ５の電源用パットとチップコ
ンデンサ６の電源用パットＩＯＶも同様に接続されるが
、これらの構成は第５図には省略して示されていない。
とスルーボールによって集積回路デツプ５の接地用パッ
ト′７Ｇとチップコンデンサ６の接地用パッドＩＯＧは
接続され、集積回路チップ５の電源用パットとチップコ
ンデンサ６の電源用パットＩＯＶも同様に接続されるが
、これらの構成は第５図には省略して示されていない。
集積回路チップ５の四辺よりボンディングリートを引き
出すために集積回路チップ５はキャビティ１７内に載置
し、チップコンデンサ６も同様にグリーンシート上のキ
ャピテイ１８ブ内に配設ずるようになし、キャップ１３
はシームウェルディングによって固着させるようになす
。
出すために集積回路チップ５はキャビティ１７内に載置
し、チップコンデンサ６も同様にグリーンシート上のキ
ャピテイ１８ブ内に配設ずるようになし、キャップ１３
はシームウェルディングによって固着させるようになす
。
（７）発明の効果
以上詳唱■に説明したように、本発明の半導体装置によ
れば、集積回路チップとともにバイパス用τ１ンデンナ
も一つのパッケージに内蔵させたためにインダクタンス
を小さくすることができるだりでなく、外部よりの誘導
ハノ、等をひろう可能性は完全にパッケージされたキャ
ップ内にあるためにほとんど皆無であり、プリン１−基
板上に集積回路をパッケージした複数の半導体装置を配
設した場合にも相互に発生ずるノイズを気にする必要も
ないだ４ノでなく、実装密度も大きくできる特徴を有す
る。
れば、集積回路チップとともにバイパス用τ１ンデンナ
も一つのパッケージに内蔵させたためにインダクタンス
を小さくすることができるだりでなく、外部よりの誘導
ハノ、等をひろう可能性は完全にパッケージされたキャ
ップ内にあるためにほとんど皆無であり、プリン１−基
板上に集積回路をパッケージした複数の半導体装置を配
設した場合にも相互に発生ずるノイズを気にする必要も
ないだ４ノでなく、実装密度も大きくできる特徴を有す
る。
第１図は従来の集積回路をパッケージした半導体装置を
プリント基板上に実装した斜視図、第２図は本発明の半
導体装置のキャップを切断した平面図、第３図は第２図
のＡ−Ａ ′断面矢視図、第４図は本発明の他の実施例
を示す半導体装置の第２図と同様の平面図、第５図は第
４図のＢ−Ｂ ’断面矢視図である。 １・・・プリント基板、 ２． ２ａ、２ｂ・・・半
導体装置、 ３．３ａ、３ｂ・・・外部り−ト、 ４
ａ’、 ４ｂ ′ −リード、 ５ ・ ・ ・集
積回路チップ、 ６・・・チップコンデンサ、７・・・
パッド、 ８・・・ホンティング用リード、 ８Ｇ
・・・接地用リート、 ８■・・・電源用リート、
ＩＯＣ・・・接地用バット、１０Ｖ・・・電源用パッ
ド、 １３・・・キャップ、 １４・・・スルーホー
ル、 １５．１６・、・パターン。
プリント基板上に実装した斜視図、第２図は本発明の半
導体装置のキャップを切断した平面図、第３図は第２図
のＡ−Ａ ′断面矢視図、第４図は本発明の他の実施例
を示す半導体装置の第２図と同様の平面図、第５図は第
４図のＢ−Ｂ ’断面矢視図である。 １・・・プリント基板、 ２． ２ａ、２ｂ・・・半
導体装置、 ３．３ａ、３ｂ・・・外部り−ト、 ４
ａ’、 ４ｂ ′ −リード、 ５ ・ ・ ・集
積回路チップ、 ６・・・チップコンデンサ、７・・・
パッド、 ８・・・ホンティング用リード、 ８Ｇ
・・・接地用リート、 ８■・・・電源用リート、
ＩＯＣ・・・接地用バット、１０Ｖ・・・電源用パッ
ド、 １３・・・キャップ、 １４・・・スルーホー
ル、 １５．１６・、・パターン。
Claims (1)
- 集積回路チップを収容するパッケージの凹部内に＝１ン
デンザを一体に組み、該凹部を封止してなることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171245A JPS5961158A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171245A JPS5961158A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961158A true JPS5961158A (ja) | 1984-04-07 |
Family
ID=15919732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171245A Pending JPS5961158A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245848U (ja) * | 1985-09-06 | 1987-03-19 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399460A (en) * | 1977-02-10 | 1978-08-30 | Nippon Electric Co | Integrated circuit device |
-
1982
- 1982-09-30 JP JP57171245A patent/JPS5961158A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399460A (en) * | 1977-02-10 | 1978-08-30 | Nippon Electric Co | Integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245848U (ja) * | 1985-09-06 | 1987-03-19 |
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