JPS5961159A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5961159A JPS5961159A JP57171823A JP17182382A JPS5961159A JP S5961159 A JPS5961159 A JP S5961159A JP 57171823 A JP57171823 A JP 57171823A JP 17182382 A JP17182382 A JP 17182382A JP S5961159 A JPS5961159 A JP S5961159A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯＳトランジスタとバイポーラトランジス
タとを同一基板上に有する半導体装置及びその製造方法
に関する。
タとを同一基板上に有する半導体装置及びその製造方法
に関する。
近時、比較的大きな電流を精度良く制御する回路を作成
する場合、ＭＯＳ）ランジスタとバイポーラトランジス
タとを用い、ＭＯＳ）ランジスタの出力信号をバイポー
ラトランジスタのベースに与える方法が採られている。
する場合、ＭＯＳ）ランジスタとバイポーラトランジス
タとを用い、ＭＯＳ）ランジスタの出力信号をバイポー
ラトランジスタのベースに与える方法が採られている。
この方法の基本概念は、制御信号源として小電力のＭＯ
Ｓトランジスタを用い、制御さ１するべき比較的大きな
電流を流す素子としてバイポーラトランジスタを利用す
ることにある０ ところで、この種の半導体装置、例えばｒ／ｉｏ ｓ
／バイポーラインタフェース回路を製造するに際し２“
Ｃは２次の（１） 、 （２）のような問題があつ ／
こ ０ （］）］ＭＯ８ＩＭＯＳトランジスタ２トランジスタと
を同一基板上に作成するため、広い面精を必要とし、高
集積化をはかり得ない。
Ｓトランジスタを用い、制御さ１するべき比較的大きな
電流を流す素子としてバイポーラトランジスタを利用す
ることにある０ ところで、この種の半導体装置、例えばｒ／ｉｏ ｓ
／バイポーラインタフェース回路を製造するに際し２“
Ｃは２次の（１） 、 （２）のような問題があつ ／
こ ０ （］）］ＭＯ８ＩＭＯＳトランジスタ２トランジスタと
を同一基板上に作成するため、広い面精を必要とし、高
集積化をはかり得ない。
（２） プロセス的に複雑となり、特に熱Ｂ歴が長く
なるので、プロセスの初期に作成された部分の不糾物再
分布が広範囲に広がり、素子特性の劣化を招く。
なるので、プロセスの初期に作成された部分の不糾物再
分布が広範囲に広がり、素子特性の劣化を招く。
第１図（ａ）〜（ｄ）は従来のＭ ＯＳ ／バイポーラ
インタフェース回路の製造工程を示す断面図である。ま
ず、第１図（ａ）に示ｒ如くｐ型シリコン基板１」二に
ｎ＋ 埋め込み層２及びｐ型エピタキシャル層３が形成
されたのち、同図（ｂ）に示す如くｎウェル４．フィー
ルド酸化膜５及びゲート酸化膜６が形成される。次いで
、第１図（ｃ）に示す如くＭＯＳトランジスタのゲート
電極７が形成され、さらにバイポーラトランジスタのベ
ース８がｐイオン注入により形成される。その後、第１
図（ｄ）に示す如くｐ＋ イオン注入によるソース・ド
レイン形成、ｎ イオン注入によるエミッタ形成等がな
され、図中左側にＭＯＳ）ランジスタが、図中右側にバ
イポーラトランジスタが作成されることになる。なお、
図中９８゜９ｂはソース・ドレイン領域、１０はエミッ
タ、１１は絶縁膜、１２はＡｔ配線層を示している。
インタフェース回路の製造工程を示す断面図である。ま
ず、第１図（ａ）に示ｒ如くｐ型シリコン基板１」二に
ｎ＋ 埋め込み層２及びｐ型エピタキシャル層３が形成
されたのち、同図（ｂ）に示す如くｎウェル４．フィー
ルド酸化膜５及びゲート酸化膜６が形成される。次いで
、第１図（ｃ）に示す如くＭＯＳトランジスタのゲート
電極７が形成され、さらにバイポーラトランジスタのベ
ース８がｐイオン注入により形成される。その後、第１
図（ｄ）に示す如くｐ＋ イオン注入によるソース・ド
レイン形成、ｎ イオン注入によるエミッタ形成等がな
され、図中左側にＭＯＳ）ランジスタが、図中右側にバ
イポーラトランジスタが作成されることになる。なお、
図中９８゜９ｂはソース・ドレイン領域、１０はエミッ
タ、１１は絶縁膜、１２はＡｔ配線層を示している。
このような方法では、第１図（ａ） 、 （ｂ）に示す
エピタキシャル成長工程や素子分離工程等の高温で長時
間乏要する工程が必要となり、したがって前記（２）の
欠点がある。すなわち、ｐ型エピタキシャル層３の形成
時に、ｎ＋ 埋め込み層２からオートドープやアウトデ
ィフュージョン等によりバイポーラ領域のみならずＭＯ
Ｓ素子領域にも不必要な不純物取り込みが生じ、特性の
劣化を招く。さらに、素子分離工程でも不純物の再拡散
等が生ずる。
エピタキシャル成長工程や素子分離工程等の高温で長時
間乏要する工程が必要となり、したがって前記（２）の
欠点がある。すなわち、ｐ型エピタキシャル層３の形成
時に、ｎ＋ 埋め込み層２からオートドープやアウトデ
ィフュージョン等によりバイポーラ領域のみならずＭＯ
Ｓ素子領域にも不必要な不純物取り込みが生じ、特性の
劣化を招く。さらに、素子分離工程でも不純物の再拡散
等が生ずる。
本発明の目的は、ＭＯＳ）ランジスタとバイポーラトラ
ンジスタとを同一基板上に有し、その素子粕恒向上及び
集積度向上等をはかり得る半導体装置′ｆ：提供するこ
とにある。
ンジスタとを同一基板上に有し、その素子粕恒向上及び
集積度向上等をはかり得る半導体装置′ｆ：提供するこ
とにある。
また、本発明の他の目的は、上記半導体装置を製造する
方法を提供することにある。
方法を提供することにある。
本発明の骨子は、ＭＯＳトランジ・メタ上にバイポーラ
トランジスタを設けるようにしたことにある。つまり、
Ｍ ＯＳ ）ランジスタ上に絶縁膜を介して単結晶半導
体膜を形成し、この単結晶半導体膜中にバイポーラトラ
ンジスタを形成することを゛特徴とするものである。
トランジスタを設けるようにしたことにある。つまり、
Ｍ ＯＳ ）ランジスタ上に絶縁膜を介して単結晶半導
体膜を形成し、この単結晶半導体膜中にバイポーラトラ
ンジスタを形成することを゛特徴とするものである。
すなわち、本発明は、ＭＯＳ）ランジスタとバイポーラ
トランジスタとを同一基板上に作成し、てなる半導体装
置において、単結晶半導体基板上に形成されたＭＯＳ）
ランジスタと、このＭ ｃ、 Ｓ ） ｔンジスタ上に
絶縁膜を介し７で形成され七の一部が上記ＭＯ８）ラン
ジ・スタのドレインに接続された早結起半導体膜と、こ
の即結晶半導体腹中に形成されそのベースが該半導体膜
を倉して上記Ｍ Ｏ６）ランジスタのドレインに接続さ
れたバイポーラトランジスタとを設けるようにしたもの
である。
トランジスタとを同一基板上に作成し、てなる半導体装
置において、単結晶半導体基板上に形成されたＭＯＳ）
ランジスタと、このＭ ｃ、 Ｓ ） ｔンジスタ上に
絶縁膜を介し７で形成され七の一部が上記ＭＯ８）ラン
ジ・スタのドレインに接続された早結起半導体膜と、こ
の即結晶半導体腹中に形成されそのベースが該半導体膜
を倉して上記Ｍ Ｏ６）ランジスタのドレインに接続さ
れたバイポーラトランジスタとを設けるようにしたもの
である。
また、本発明は、上記半導体装置を製造するに際し、単
結晶半導体基板上にＭＯＳ）ランジスタを形成したのち
、このＭＯＳ）ランジスタ上に絶縁ｖを堆積し、次いで
この絶縁膜に上記ＭＯ３）ランジスタのドレインコンタ
クトホールを形成し、次いで上記絶縁膜上に単結晶半導
体膜を形成し、しかるのち上記単結晶半導体膜中にその
ベースが該半導体膜を介して上記ＭＯＳトランジスタの
ドレインに接触するバイポーラトランジスタを・形成す
るようにした方法である。
結晶半導体基板上にＭＯＳ）ランジスタを形成したのち
、このＭＯＳ）ランジスタ上に絶縁ｖを堆積し、次いで
この絶縁膜に上記ＭＯ３）ランジスタのドレインコンタ
クトホールを形成し、次いで上記絶縁膜上に単結晶半導
体膜を形成し、しかるのち上記単結晶半導体膜中にその
ベースが該半導体膜を介して上記ＭＯＳトランジスタの
ドレインに接触するバイポーラトランジスタを・形成す
るようにした方法である。
本発明によれば、ＭＯＳトランジスタの上にバイポーラ
トランジスタを形成した構造としているので、２つのト
ランジスタを形成するのに必要な面積を縮小することが
でき、これにより高集積化をはかり得る。特に、従来方
法に比してエピタキシャル成長工程その他高温で長時間
を要する工程を少なくすることができるので、不純物の
再分布等を軽減でき、素子特性の向上をはかり得る。
トランジスタを形成した構造としているので、２つのト
ランジスタを形成するのに必要な面積を縮小することが
でき、これにより高集積化をはかり得る。特に、従来方
法に比してエピタキシャル成長工程その他高温で長時間
を要する工程を少なくすることができるので、不純物の
再分布等を軽減でき、素子特性の向上をはかり得る。
第２図乃至第７図（ａ）〜（ｄ）は本発明の一実施例に
係わる半導体装置製造工程を示す平面図及び断面図であ
る。まず、第２図に示す如く単結晶８１ 基板（単結
晶半導体基板）２ノ上の素子形成領域２２を除く部分に
フィールド酸化膜２３を形成した。ここで、上記ＳＩ
基板２１は、不純物として燐ｋ １．５ Ｘ １０１
１Ｉ（ｃｍ−’）含んだＮＴｉ基板とした。また、素子
形成領域２２は、後述する工程でＥタイ１ＭＯ８）ラン
ジスタを形成する部分である。次いで、上記試料’ｆｆ
１９００（℃）のドライ雰囲気中に入れ、第３図に示す
如くゲート酸化膜２４を約５００（Ｘ）”膜厚に形成し
た。続いて、ゲート酸化膜２４の一部にコンタクトホー
ル２６を開孔した。そして、ドレイン部分の低抵抗化を
はかるべく、コンタクトホール２５を介し′Ｃ硼素をイ
オン注入した。このときのイオン注入条件は、ドーズ量
４ Ｘ １０′ＩＩＣ，ｃｍ ’）、加速電圧４０（Ｋ
Ｖ）であった○ 次に１減圧ＣＶＤ法を用い、第４図（ａ）〜（Ｃ）に示
す如く全面に多結晶シリコン膜２６をａｏｏｏ（Ｘ）
の厚さに堆積し、この多結晶シリコン膜２６を所定の
パターンにバターニングした。なお、第４図（ａ）は平
面図であり、第４図（ｂ）は同図（ａ）の矢視Ａ−Ａ断
面、第４図（ｃ）は同図（ａ）の矢視Ｂ−Ｂ断面を示し
ている。また、この図では前記ドレイン部分のコンタク
トホール２５に接する多結晶シリコン膜２６が次段のＭ
ＯＳトランジスタのゲートを構成する例を示している。
係わる半導体装置製造工程を示す平面図及び断面図であ
る。まず、第２図に示す如く単結晶８１ 基板（単結
晶半導体基板）２ノ上の素子形成領域２２を除く部分に
フィールド酸化膜２３を形成した。ここで、上記ＳＩ
基板２１は、不純物として燐ｋ １．５ Ｘ １０１
１Ｉ（ｃｍ−’）含んだＮＴｉ基板とした。また、素子
形成領域２２は、後述する工程でＥタイ１ＭＯ８）ラン
ジスタを形成する部分である。次いで、上記試料’ｆｆ
１９００（℃）のドライ雰囲気中に入れ、第３図に示す
如くゲート酸化膜２４を約５００（Ｘ）”膜厚に形成し
た。続いて、ゲート酸化膜２４の一部にコンタクトホー
ル２６を開孔した。そして、ドレイン部分の低抵抗化を
はかるべく、コンタクトホール２５を介し′Ｃ硼素をイ
オン注入した。このときのイオン注入条件は、ドーズ量
４ Ｘ １０′ＩＩＣ，ｃｍ ’）、加速電圧４０（Ｋ
Ｖ）であった○ 次に１減圧ＣＶＤ法を用い、第４図（ａ）〜（Ｃ）に示
す如く全面に多結晶シリコン膜２６をａｏｏｏ（Ｘ）
の厚さに堆積し、この多結晶シリコン膜２６を所定の
パターンにバターニングした。なお、第４図（ａ）は平
面図であり、第４図（ｂ）は同図（ａ）の矢視Ａ−Ａ断
面、第４図（ｃ）は同図（ａ）の矢視Ｂ−Ｂ断面を示し
ている。また、この図では前記ドレイン部分のコンタク
トホール２５に接する多結晶シリコン膜２６が次段のＭ
ＯＳトランジスタのゲートを構成する例を示している。
多結晶シリコン膜２６のパターニングには、所謂シリコ
ンゲート技術におけるセルファライン方式を採用してお
り、゛多結晶シリコン膜２６にアタックするエッチャン
トは、ゲート酸化膜２４並いはフィールド酸化膜２３に
達するとエツチングを停止する。次いで、先のイオン注
入条件と同一条件で硼素のイオン注入全行い、ソース・
ドレイン領域２７ａ、２７ｂ’ｃ形成した。
ンゲート技術におけるセルファライン方式を採用してお
り、゛多結晶シリコン膜２６にアタックするエッチャン
トは、ゲート酸化膜２４並いはフィールド酸化膜２３に
達するとエツチングを停止する。次いで、先のイオン注
入条件と同一条件で硼素のイオン注入全行い、ソース・
ドレイン領域２７ａ、２７ｂ’ｃ形成した。
これにより、第４図（ｃ）に示す如＜’ＭＯＳ）ランジ
スタが作成されることになる。なお、上記のイオン注入
工程では、ソース・ドレイン領域２７ａ、２７ｂは勿論
、多結晶シリコン膜２６にも硼素イオンが注入される。
スタが作成されることになる。なお、上記のイオン注入
工程では、ソース・ドレイン領域２７ａ、２７ｂは勿論
、多結晶シリコン膜２６にも硼素イオンが注入される。
次に、第５図（ａ）〜（Ｃ）に示す如く全面にプラズマ
ＣＶＤ−８ＩＯ７膜（絶縁膜）２８を６０００Ｃ久〕堆
積し、このＣＶＤ−３ｉＯ２膜２Ｂにドレインコンタク
トホール２９を開孔した。絖いて、このＣＶＤ−３ＩＯ
２膜２８上に多結晶シリ−ｒｙ膜３０’に３０００（Ｘ
） 堆積した０このとき、上記コンタクトホール２９
の部分では、多結晶シリコン膜３０が下地の多結晶シリ
コン膜２６と接することになる０つまり、コンタクト１
Ｊ（−１１２９０９部分では多結晶シリコン膜厚が６ｏ
ｏｏ（Ｘ） となっている０なお、第５図（ａ）は平
面図であり、第５図（ｂ）は同図（ａ）の矢視Ｃ，−Ｃ
断面、第５図（２）は同図（ａ）の矢視Ｉ）−Ｄ断面を
示していＩｃ１次に、例えばビームアニール技術を用い
、上記多結晶シリコン膜３０の再結晶化を行った０ビー
ムのソースとしてはＣＷ−アルゴンレーザを用い、ラス
クスキャンスピードは９．８ （ｃｎｔ／ｓｅｃ ）と
し、ラスクスキャンのピッチは５〜２０〔μｍ〕とした
。また、試料温度は４９０（℃：］に保持し、レーザパ
ワーは７〜１５ （Ｗ）とした０このような条件でアニ
ールしたところ、多結晶シリコン膜３０が前記コンタク
トホールｐｙ＊ｍとし。
ＣＶＤ−８ＩＯ７膜（絶縁膜）２８を６０００Ｃ久〕堆
積し、このＣＶＤ−３ｉＯ２膜２Ｂにドレインコンタク
トホール２９を開孔した。絖いて、このＣＶＤ−３ＩＯ
２膜２８上に多結晶シリ−ｒｙ膜３０’に３０００（Ｘ
） 堆積した０このとき、上記コンタクトホール２９
の部分では、多結晶シリコン膜３０が下地の多結晶シリ
コン膜２６と接することになる０つまり、コンタクト１
Ｊ（−１１２９０９部分では多結晶シリコン膜厚が６ｏ
ｏｏ（Ｘ） となっている０なお、第５図（ａ）は平
面図であり、第５図（ｂ）は同図（ａ）の矢視Ｃ，−Ｃ
断面、第５図（２）は同図（ａ）の矢視Ｉ）−Ｄ断面を
示していＩｃ１次に、例えばビームアニール技術を用い
、上記多結晶シリコン膜３０の再結晶化を行った０ビー
ムのソースとしてはＣＷ−アルゴンレーザを用い、ラス
クスキャンスピードは９．８ （ｃｎｔ／ｓｅｃ ）と
し、ラスクスキャンのピッチは５〜２０〔μｍ〕とした
。また、試料温度は４９０（℃：］に保持し、レーザパ
ワーは７〜１５ （Ｗ）とした０このような条件でアニ
ールしたところ、多結晶シリコン膜３０が前記コンタク
トホールｐｙ＊ｍとし。
て再結晶化されていくのが見られた。本実雄側では、レ
ーザビームのパワーは７〜１５ ［：Ｗ）がよく、これ
以上だと多結晶シリコン膜３０が溶けて蒸発してしまい
、これ以下だと殆んど再結晶化し、ないことが認められ
た。また、７〜１５〔Ｗ〕の条件下では多結晶シリコン
膜３０は十分再結晶化し、電子線回折試験で観察したと
ころ、菊池線が美しく見られた。また、透過電子線で観
察したところ、極＜僅かな多結晶が認められる程度であ
った。すなわち、多結晶シリコン膜３０は、完全とはい
えないが略学結晶まで再結晶化していることになるＯ かくして再結晶化された学結晶シリコン膜３１を、第６
図（ａ）〜（Ｃ）に示す如くノくターニングした。なお
、第６図（、）は平面図であり、第６図（ｂ）は同図（
ａ）の矢視Ｅ−Ｅ断面、第６図（ｃ）は同図（ａ）の矢
視Ｆ−Ｆ断面を示している。
ーザビームのパワーは７〜１５ ［：Ｗ）がよく、これ
以上だと多結晶シリコン膜３０が溶けて蒸発してしまい
、これ以下だと殆んど再結晶化し、ないことが認められ
た。また、７〜１５〔Ｗ〕の条件下では多結晶シリコン
膜３０は十分再結晶化し、電子線回折試験で観察したと
ころ、菊池線が美しく見られた。また、透過電子線で観
察したところ、極＜僅かな多結晶が認められる程度であ
った。すなわち、多結晶シリコン膜３０は、完全とはい
えないが略学結晶まで再結晶化していることになるＯ かくして再結晶化された学結晶シリコン膜３１を、第６
図（ａ）〜（Ｃ）に示す如くノくターニングした。なお
、第６図（、）は平面図であり、第６図（ｂ）は同図（
ａ）の矢視Ｅ−Ｅ断面、第６図（ｃ）は同図（ａ）の矢
視Ｆ−Ｆ断面を示している。
次に、バイポーラトランジスタを作成するため、イオン
注入マスクを用い上記単結晶シリコンｖ３１の所望領域
に砒素をイオン注入した。
注入マスクを用い上記単結晶シリコンｖ３１の所望領域
に砒素をイオン注入した。
イオン注入条件はエミッタでドーズ量
１ ×１０１６〔ｃｍ、−２〕、加速電圧３０〔Ｋｖ〕
とし、コレクタでドーズ量Ｉ Ｘ １０” 〔ｃ、−ａ
−’ ） ＋加速電圧５０ （ＫＶ）とした。さらに、
コレクタ電極部分ではドーズｆｉ Ｉ Ｘ １０”Ｃｃ
ｎｔ−” ：） ｒ加速電圧５０ （ＫＶ）とした。次
いで、第７図（ａ）〜（ｄ）に示す如く全面ｉＣＣＶＤ
−Ｓ ｉ ０２膜３２ｆ：：堆ｆｊ Ｌ、続いてＣＶ
Ｄ−６ＩＯ２膜３２に電極用コンタクトポール３３を開
孔した。なお、第７図（ａ）は平面図であり、第７図（
ｂ）は同図（ａ）の矢視Ｇ−Ｇ断面、第７図（ｃ）は同
図（ａ）の矢視Ｈ−Ｈ断面、第７図（ｄ）は同図（ａ）
の矢視Ｉ−Ｉ断面を示している。また、図中３４はベー
ス、３５はエミッタ３６はドレインを示している。こハ
以降は、Ａノ、配線層を形成することによって、７．ｆ
ｆ０８）ランジスタ及びバイポーラトランジスタを積層
してなる半導体装置が作成されることになる。
とし、コレクタでドーズ量Ｉ Ｘ １０” 〔ｃ、−ａ
−’ ） ＋加速電圧５０ （ＫＶ）とした。さらに、
コレクタ電極部分ではドーズｆｉ Ｉ Ｘ １０”Ｃｃ
ｎｔ−” ：） ｒ加速電圧５０ （ＫＶ）とした。次
いで、第７図（ａ）〜（ｄ）に示す如く全面ｉＣＣＶＤ
−Ｓ ｉ ０２膜３２ｆ：：堆ｆｊ Ｌ、続いてＣＶ
Ｄ−６ＩＯ２膜３２に電極用コンタクトポール３３を開
孔した。なお、第７図（ａ）は平面図であり、第７図（
ｂ）は同図（ａ）の矢視Ｇ−Ｇ断面、第７図（ｃ）は同
図（ａ）の矢視Ｈ−Ｈ断面、第７図（ｄ）は同図（ａ）
の矢視Ｉ−Ｉ断面を示している。また、図中３４はベー
ス、３５はエミッタ３６はドレインを示している。こハ
以降は、Ａノ、配線層を形成することによって、７．ｆ
ｆ０８）ランジスタ及びバイポーラトランジスタを積層
してなる半導体装置が作成されることになる。
かくして作成さ′れた半導体装置の等価回路は第８図に
示す如くなる。すなわち、ＭＯＳ）ランジスタのドレイ
ン２７ｂとバイポーラトランジスタのベー２３４とが単
結晶シリコン膜３１により接続された構造となる０また
、ＶＤＤ端子とドレイン２７ｂとの間には７１〔ＫΩ〕
の抵抗Ｒ１があり、ドレイン２７ｂとベース３４との間
には１０〔ＫΩ〕の抵抗Ｒ２があると認められた。さら
に、ＭＯＳ）ランジスタのＯＮ抵抗は４２．９（ＫΩ〕
であった。
示す如くなる。すなわち、ＭＯＳ）ランジスタのドレイ
ン２７ｂとバイポーラトランジスタのベー２３４とが単
結晶シリコン膜３１により接続された構造となる０また
、ＶＤＤ端子とドレイン２７ｂとの間には７１〔ＫΩ〕
の抵抗Ｒ１があり、ドレイン２７ｂとベース３４との間
には１０〔ＫΩ〕の抵抗Ｒ２があると認められた。さら
に、ＭＯＳ）ランジスタのＯＮ抵抗は４２．９（ＫΩ〕
であった。
一方、バイポーラトランジスタのＤＣ特ｉを測定してみ
たところ、第９図に示す結果が得られた。ここで、補軸
はｖｎｇで、縦軸はコレクタ電Ｒ’ｍ度Ｊｃ テあり
、ｖｅＦ、＝ ５．０ （ｖ） ニ固定した０この図
から良好なトランジスタ特性を示すことが判る。また、
このトランジスタ特性を基にしてベース中における電子
のライフタイムを求めたところｔｏ−’（ｓｅｅ’］で
あり、５色常のノールり基板上に形成したトランジスタ
のそれと略同程度であることが判ったＯ 次に、本装置、の動作特性を説明するＯ １７）まＶ＋
＋ｎ ＝ −５（ｖ、ｌとして、ＭＯＳ）ランジスタの
ゲートにしきい値電圧より大きな−１，０（”ｉ’：）
を印加し、ＭＯＳ）ランジスタ′ｌｒ、ＱＮ状態とした
。
たところ、第９図に示す結果が得られた。ここで、補軸
はｖｎｇで、縦軸はコレクタ電Ｒ’ｍ度Ｊｃ テあり
、ｖｅＦ、＝ ５．０ （ｖ） ニ固定した０この図
から良好なトランジスタ特性を示すことが判る。また、
このトランジスタ特性を基にしてベース中における電子
のライフタイムを求めたところｔｏ−’（ｓｅｅ’］で
あり、５色常のノールり基板上に形成したトランジスタ
のそれと略同程度であることが判ったＯ 次に、本装置、の動作特性を説明するＯ １７）まＶ＋
＋ｎ ＝ −５（ｖ、ｌとして、ＭＯＳ）ランジスタの
ゲートにしきい値電圧より大きな−１，０（”ｉ’：）
を印加し、ＭＯＳ）ランジスタ′ｌｒ、ＱＮ状態とした
。
このとき、前記第８図に示すｐ点での電位ｔま抵抗Ｒ３
とＭＯＳトランジスタのＯＮ抵抗との配分で求められ、
その値は−４，２９（ｖ〕 であった。
とＭＯＳトランジスタのＯＮ抵抗との配分で求められ、
その値は−４，２９（ｖ〕 であった。
さらに、Ｉ）−Ｑ間には抵抗Ｒ１！７５’存在しＱ点で
の電位は−４，３（Ｖ）であった０この場合、Ｖ＋ｔｙ
＋ ＝ Ｏ，’ ７ ＣＶ Ｊ で、ベース電流１よ
〜１０ ’ （Ａ７’Ｃ＋＋’７ ） １？あり、コ
レン９ ’１１（Ｎ、 ＪＣｊｉｌ ０ ””” （Ａ
７ｃｒｒｉ 〕であったＯまた、ＭＯＳ）ランジスタ
がＯＦＦ状態の場合、ｐ点での電（５７よ−４，９ＣＩ
となり、Ｑ点での電位も略［川じであ１ハベース電
流は１０−” （ｋ／ａ：ｉ、 ）以−Ｆ１コレクタ電
流Ｊｃ は１０−” （Ａ１０ｉＯであった０すなわ
ち、八へ０８トランジスタの０１−Ｊ −ＯＦ Ｆ ＆
こ伴いバイポーラトランジスタのコレクタ？ｔ［Ｊ”が
１０−４〜１０ ” （Ａ／ｃｒｌ ：］の間で変化
することが判った。つまり、良好なスイッチング特性が
得られることが判明したＯ このように本実施例によれば、ＭＯＳ）ランジスタ及び
バイポーラトランジスタを同一基板上に有する半導体装
置を実現することができ、かつその素子特性も十分良好
なものとすることができる。また、従来装置と比較する
と占有面積が５５〔係〕程度減少することＫなり、した
がって集積化に極めて有効である。さらに、製造工程も
比較的簡単で、高温で長時間を要する工程等も少ないの
で、素子特性全劣化させる要因を極めて少なくすること
ができる。
の電位は−４，３（Ｖ）であった０この場合、Ｖ＋ｔｙ
＋ ＝ Ｏ，’ ７ ＣＶ Ｊ で、ベース電流１よ
〜１０ ’ （Ａ７’Ｃ＋＋’７ ） １？あり、コ
レン９ ’１１（Ｎ、 ＪＣｊｉｌ ０ ””” （Ａ
７ｃｒｒｉ 〕であったＯまた、ＭＯＳ）ランジスタ
がＯＦＦ状態の場合、ｐ点での電（５７よ−４，９ＣＩ
となり、Ｑ点での電位も略［川じであ１ハベース電
流は１０−” （ｋ／ａ：ｉ、 ）以−Ｆ１コレクタ電
流Ｊｃ は１０−” （Ａ１０ｉＯであった０すなわ
ち、八へ０８トランジスタの０１−Ｊ −ＯＦ Ｆ ＆
こ伴いバイポーラトランジスタのコレクタ？ｔ［Ｊ”が
１０−４〜１０ ” （Ａ／ｃｒｌ ：］の間で変化
することが判った。つまり、良好なスイッチング特性が
得られることが判明したＯ このように本実施例によれば、ＭＯＳ）ランジスタ及び
バイポーラトランジスタを同一基板上に有する半導体装
置を実現することができ、かつその素子特性も十分良好
なものとすることができる。また、従来装置と比較する
と占有面積が５５〔係〕程度減少することＫなり、した
がって集積化に極めて有効である。さらに、製造工程も
比較的簡単で、高温で長時間を要する工程等も少ないの
で、素子特性全劣化させる要因を極めて少なくすること
ができる。
なお、本発明は上述した実施例に限定されるものではな
い０例えば、前記多結晶シリコン膜を再結晶化するため
のアニールとし７て、ＣＷ−アルゴンレーザの代りに電
子ビームをオｑ用することも可能であろ０さらに、ビー
ムアニールの条件は実施例にも示した如く多結晶シ１）
コン膜の再結晶化が良好に行われる範囲で、適宜変更可
能である。また、ＭＯ８）ランジスタとしては必ずしも
ＰチャネルＥタイプに限るものではなく、Ｎチャネルや
Ｄタイプのものにも適用することができる。さらに、基
板材料やＲ膜材料等は必ずしもシリコンに限るもので１
はなく、各種の半導体を用いることが可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
い０例えば、前記多結晶シリコン膜を再結晶化するため
のアニールとし７て、ＣＷ−アルゴンレーザの代りに電
子ビームをオｑ用することも可能であろ０さらに、ビー
ムアニールの条件は実施例にも示した如く多結晶シ１）
コン膜の再結晶化が良好に行われる範囲で、適宜変更可
能である。また、ＭＯ８）ランジスタとしては必ずしも
ＰチャネルＥタイプに限るものではなく、Ｎチャネルや
Ｄタイプのものにも適用することができる。さらに、基
板材料やＲ膜材料等は必ずしもシリコンに限るもので１
はなく、各種の半導体を用いることが可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
第１図（ａ）〜（ｄ）は従来のＭＯＳ／バイポーラ半導
体装置の製造工程を示す断面図、第２図乃至第７図（ａ
）〜（ｄ）は本発明の一実施例に係わる半導体装置製造
工程を示す平面図及び断面図、第８図及び第９図はそれ
ぞれ上記実施例の作用を説明するためのもので第８図は
等価回路図、第９図はＶＢＥに対するコレクタ電流密度
Ｊｃ を示す特性図である０ ２１・・単結晶シリコン基板（単結晶半導体基板）、２
３・・・フィールド酸化膜、２４・・ゲート酸化膜、２
６．３０・・・多結晶シリコン膜、２７ａ、２７ｂ・・
・ソース・ドレイン領域、２８・・・ＣＶＤ−８ｉｎ２
膜（絶縁膜）、２９・・・ドレインコンタクトポール、
３１・・単結晶シリコン膜（単結晶半導体膜）、３２・
・・ｃｖＤ−ｓ＋ｏ２膜、３３・・・コンタクトホール
、３４・・・ペース、３５・・・エミッタ、３６・・・
コレクタ。 出加入代理人 弁理士 鈴 江 武 彦第２図 第３図 第４図 ８ ８ 第５図 ［０ −９ ｔａ ６．図、。 「１
体装置の製造工程を示す断面図、第２図乃至第７図（ａ
）〜（ｄ）は本発明の一実施例に係わる半導体装置製造
工程を示す平面図及び断面図、第８図及び第９図はそれ
ぞれ上記実施例の作用を説明するためのもので第８図は
等価回路図、第９図はＶＢＥに対するコレクタ電流密度
Ｊｃ を示す特性図である０ ２１・・単結晶シリコン基板（単結晶半導体基板）、２
３・・・フィールド酸化膜、２４・・ゲート酸化膜、２
６．３０・・・多結晶シリコン膜、２７ａ、２７ｂ・・
・ソース・ドレイン領域、２８・・・ＣＶＤ−８ｉｎ２
膜（絶縁膜）、２９・・・ドレインコンタクトポール、
３１・・単結晶シリコン膜（単結晶半導体膜）、３２・
・・ｃｖＤ−ｓ＋ｏ２膜、３３・・・コンタクトホール
、３４・・・ペース、３５・・・エミッタ、３６・・・
コレクタ。 出加入代理人 弁理士 鈴 江 武 彦第２図 第３図 第４図 ８ ８ 第５図 ［０ −９ ｔａ ６．図、。 「１
Claims (2)
- （１）単結晶半導体基板上に形成されたＭＯＳトランジ
スタと、このＭＯＳ）ランジスタ上に絶縁膜を介して形
成されその一部が上記ＭＯＳトランジスタのドレインに
接続された単結晶半導体膜と、この単結晶半導体膜中に
形成されそのベースが該半導体膜を介して前記ＭＯＳト
ランジスタのドレインに接続されたバイポーラトランジ
スタとを具備してなることを特徴とする半導体装置。 - （２）単結晶半導体基板上にＭＯＳ）ランジスタを形成
する工程と、上記ＭＯ８）ランジスタ上に絶縁膜を堆積
する工程と、上記絶縁膜に前記ＭＯ８）ランジスタのド
レインコンタクトホール全形成する工程と、次いで上記
絶縁膜上に単結晶半導体膜を形成する工程と、上記単結
晶半導体膜中にそのベースが該半導体膜を介して前記Ｍ
ＯＥＩ）ランジスタのドレインに接触スるバイポーラト
ランジスタを形成する工程とを具備したことを特徴とす
る半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171823A JPS5961159A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置及びその製造方法 |
| EP83305767A EP0105695B1 (en) | 1982-09-30 | 1983-09-27 | Mos/bipolar integrated circuit device and manufacturing method thereof |
| DE8383305767T DE3380005D1 (en) | 1982-09-30 | 1983-09-27 | Mos/bipolar integrated circuit device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171823A JPS5961159A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961159A true JPS5961159A (ja) | 1984-04-07 |
| JPH0363222B2 JPH0363222B2 (ja) | 1991-09-30 |
Family
ID=15930398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171823A Granted JPS5961159A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0105695B1 (ja) |
| JP (1) | JPS5961159A (ja) |
| DE (1) | DE3380005D1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2321426C3 (de) * | 1973-04-27 | 1978-12-21 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Bipolarer Dünnschicht-Transistor |
| NL8006339A (nl) * | 1979-11-21 | 1981-06-16 | Hitachi Ltd | Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan. |
| DE3123348A1 (de) * | 1980-06-19 | 1982-03-18 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Halbleiterbaustein und verfahren zu dessen herstellung |
-
1982
- 1982-09-30 JP JP57171823A patent/JPS5961159A/ja active Granted
-
1983
- 1983-09-27 EP EP83305767A patent/EP0105695B1/en not_active Expired
- 1983-09-27 DE DE8383305767T patent/DE3380005D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0105695A3 (en) | 1986-11-05 |
| EP0105695A2 (en) | 1984-04-18 |
| DE3380005D1 (en) | 1989-07-06 |
| JPH0363222B2 (ja) | 1991-09-30 |
| EP0105695B1 (en) | 1989-05-31 |
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