JPS5856467A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5856467A JPS5856467A JP56155192A JP15519281A JPS5856467A JP S5856467 A JPS5856467 A JP S5856467A JP 56155192 A JP56155192 A JP 56155192A JP 15519281 A JP15519281 A JP 15519281A JP S5856467 A JPS5856467 A JP S5856467A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁基板の単結晶半導体層に素子を形成した構
造の半導体装置の製造方法に関する。
造の半導体装置の製造方法に関する。
近年、絶縁基板上の半導体装置、例えば５ＯＳ（Ｓｌｌ
ｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ） Ｗ半導体装置が
その高速性、低消費電力の点から注目されている。こう
した半導体装置が高集積化されることは、素子が微細化
されることを意味する。この微細化に際しては、スケー
リング則に従がうのが一般的で、絶縁基板上の例えばＭ
ＯＳトランジスタにおいても例外ではない。このため、
絶縁基板上の素子を形成する単結晶半導体層の厚さも、
薄くなる。一般に、絶縁基板上にエピタキシャル成長さ
せた単結晶半導体層は欠陥密度が該半導体層の厚さ方向
に変化し、絶縁基板の界面から遠ざかるに従って指数関
数的に減少する。従って、上記の如く単結晶半導体層を
薄くすると、該半導体層にＭＯＳ ）ランジスタを造っ
た場合、電流の流れる半導体層表面付近での欠陥が増加
し、キャリアの移動度が低下しＳＯ８の鳴長である高速
性等が損なわれる。
ｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ） Ｗ半導体装置が
その高速性、低消費電力の点から注目されている。こう
した半導体装置が高集積化されることは、素子が微細化
されることを意味する。この微細化に際しては、スケー
リング則に従がうのが一般的で、絶縁基板上の例えばＭ
ＯＳトランジスタにおいても例外ではない。このため、
絶縁基板上の素子を形成する単結晶半導体層の厚さも、
薄くなる。一般に、絶縁基板上にエピタキシャル成長さ
せた単結晶半導体層は欠陥密度が該半導体層の厚さ方向
に変化し、絶縁基板の界面から遠ざかるに従って指数関
数的に減少する。従って、上記の如く単結晶半導体層を
薄くすると、該半導体層にＭＯＳ ）ランジスタを造っ
た場合、電流の流れる半導体層表面付近での欠陥が増加
し、キャリアの移動度が低下しＳＯ８の鳴長である高速
性等が損なわれる。
ま次、５０８１ＭＯ８）ランジスタは単結晶半導体層中
に欠陥が多く存在してｉるため、半導体基板に形成され
るＭＯＳ ） ？ンジスタに比べて、ドレインリーク電
流が多くなる。
に欠陥が多く存在してｉるため、半導体基板に形成され
るＭＯＳ ） ？ンジスタに比べて、ドレインリーク電
流が多くなる。
更に、絶縁基板上り半導体層にＭＯＳ ）ランジスタを
製造するゾロセスにお−て、高温、長時間の熱処理を行
なうと、絶縁基板から不純物原子が半導体層に拡散し、
この不純物原子によりて半導体層中の不純物議度が変化
し、閾値電圧の変動、ばらつきの原因となる。
製造するゾロセスにお−て、高温、長時間の熱処理を行
なうと、絶縁基板から不純物原子が半導体層に拡散し、
この不純物原子によりて半導体層中の不純物議度が変化
し、閾値電圧の変動、ばらつきの原因となる。
本発明は上記問題点を解消する丸めになされたもので、
絶縁基板上の単結晶半導体層へのシリコンの注入による
非晶質層の形成工程及び該非晶質層の再結晶化工程を改
良することによって、結晶欠陥が少なくキャリア移動度
の大きい単結晶半導体層を有する半導体装置の製造方法
を提供しようとするものである。
絶縁基板上の単結晶半導体層へのシリコンの注入による
非晶質層の形成工程及び該非晶質層の再結晶化工程を改
良することによって、結晶欠陥が少なくキャリア移動度
の大きい単結晶半導体層を有する半導体装置の製造方法
を提供しようとするものである。
すなわち、本発明は絶縁基板上に設けられた単結晶半導
体層と、この半導体層に互に電気的に分離して設けられ
たソース、ドレイン領域と、これらソース、ｙレイン領
域間の半導体層のチャンネル領域上にｆ−）絶縁膜を介
して設けられたｆ−）電極とを具備した半導体装置の製
造において、前記ソース、ドレイ／領域の形成前にシリ
コンを前記単結晶半導体層の少なくともチャンネル領域
予定部に５ Ｘ １０１５Δ−以下のドーズ量でドーピ
ングすると共に、同シリコンを該半導体層のソース、ド
レイン領域予定部に５×１０１５／＋２を越えるドーズ
量でドーピングして選択的に非晶質層を形成することを
肴徴とするものである。
体層と、この半導体層に互に電気的に分離して設けられ
たソース、ドレイン領域と、これらソース、ｙレイン領
域間の半導体層のチャンネル領域上にｆ−）絶縁膜を介
して設けられたｆ−）電極とを具備した半導体装置の製
造において、前記ソース、ドレイ／領域の形成前にシリ
コンを前記単結晶半導体層の少なくともチャンネル領域
予定部に５ Ｘ １０１５Δ−以下のドーズ量でドーピ
ングすると共に、同シリコンを該半導体層のソース、ド
レイン領域予定部に５×１０１５／＋２を越えるドーズ
量でドーピングして選択的に非晶質層を形成することを
肴徴とするものである。
本発明における絶縁基板として社、例えばサファイア基
板、スピネル基板、ｓｌｏ、根土に半導体層を介して８
１０２膜を設けた多層構造基板等を挙げることができる
。
板、スピネル基板、ｓｌｏ、根土に半導体層を介して８
１０２膜を設けた多層構造基板等を挙げることができる
。
本発明において単結晶半導体層のチャンネル領域予定部
へのシリコンのドーピングは、該予定部の厚さ方向に非
晶質層を選択的に形成する尺めである。こうした非晶質
層は残存した単結晶層を種とした固相成長によって再結
晶化され結晶性が良好でキャリア移動度の高−単結晶に
変換される。
へのシリコンのドーピングは、該予定部の厚さ方向に非
晶質層を選択的に形成する尺めである。こうした非晶質
層は残存した単結晶層を種とした固相成長によって再結
晶化され結晶性が良好でキャリア移動度の高−単結晶に
変換される。
本発明において単結晶半導体層のソース、ドレイン形成
予定部へのシリコンのドーピングは、該予定部の厚さ方
向に非晶質層を選択的に形成するためである。こうした
非晶質層Ｏ形成後、非晶質層を含む単結晶シリコン層に
ソース、ドレイン形成のための不純物をドーピングし、
残存した単結晶層を種とした同相成長を行なうことによ
りて、非晶質層の再結晶化と不純物の？６性化が同時に
なされる。上記第１回、ｆＩｇ２回のシリコンのドーズ
量を夫々限定し次理由は、チャンネル領域予定部へのド
ーズ量が５ ｘ １ｒ）”’７ｍ’を越え、ソース、ド
レイン領域形成予定部へのドーズ量をｓ Ｘ １０１５
／ｃＩＩ？ 以下にすると、チャンネル領域予定部の
非晶質層の再結晶化と同時にソース、ドレイン領域予定
ｓの非晶質層も再結晶され、かつソース、ドレイン領域
予定部への非晶質層の形成、ソース、ドレイン形成用不
純−のドーピング後に再結晶化を行なう場合、チャンネ
ル領域予定部も非晶質層となるため、不純物の横方向拡
散も大き（なシ実効チャンネル長のコントロールが困難
となるからである。
予定部へのシリコンのドーピングは、該予定部の厚さ方
向に非晶質層を選択的に形成するためである。こうした
非晶質層Ｏ形成後、非晶質層を含む単結晶シリコン層に
ソース、ドレイン形成のための不純物をドーピングし、
残存した単結晶層を種とした同相成長を行なうことによ
りて、非晶質層の再結晶化と不純物の？６性化が同時に
なされる。上記第１回、ｆＩｇ２回のシリコンのドーズ
量を夫々限定し次理由は、チャンネル領域予定部へのド
ーズ量が５ ｘ １ｒ）”’７ｍ’を越え、ソース、ド
レイン領域形成予定部へのドーズ量をｓ Ｘ １０１５
／ｃＩＩ？ 以下にすると、チャンネル領域予定部の
非晶質層の再結晶化と同時にソース、ドレイン領域予定
ｓの非晶質層も再結晶され、かつソース、ドレイン領域
予定部への非晶質層の形成、ソース、ドレイン形成用不
純−のドーピング後に再結晶化を行なう場合、チャンネ
ル領域予定部も非晶質層となるため、不純物の横方向拡
散も大き（なシ実効チャンネル長のコントロールが困難
となるからである。
次に、本発明の実施例を第１図〜第６因を参照して説明
する。
する。
実施例
［ｐ ｔず、サファイア基板１−上に厚さ０．３μｍ
の単結晶シリコン層を例えばエピタキシャル成長法によ
り形成し、このシリコン層をＫＯＨ溶液を用いて選択的
にエツチングして島状の単結晶シリコン層２を形成した
（第１図図示）。つづいて、全面にシリ：ｙ／を加速電
圧１９０ ｋ＠Ｖ、 ドーズ量１ ｘ １０１５／、２
の条件でイオン注入した。
の単結晶シリコン層を例えばエピタキシャル成長法によ
り形成し、このシリコン層をＫＯＨ溶液を用いて選択的
にエツチングして島状の単結晶シリコン層２を形成した
（第１図図示）。つづいて、全面にシリ：ｙ／を加速電
圧１９０ ｋ＠Ｖ、 ドーズ量１ ｘ １０１５／、２
の条件でイオン注入した。
この時、加速電圧１９０ ｋ＠Ｖではプロジェクテ、ト
レンジ（Ｒ，）＝０３μとなるため、サファイア基板１
界面付近の単結晶シリコン層２に第１の非晶質層３が選
択的に形成された（第２図図示）。
レンジ（Ｒ，）＝０３μとなるため、サファイア基板１
界面付近の単結晶シリコン層２に第１の非晶質層３が選
択的に形成された（第２図図示）。
［ｉｉ：１次いで、単結晶シリコン層２０チャンネル領
域予定部上に写真蝕刻法により選択的にレジストパター
ン４を形成した後、咳レジストパターン４をマスクとし
てシリコンを加速電圧１７０ ｋ＠Ｖ 、 ）’−１
量１ ｘ １０１６／Ｉ！ｌ２ｆ）ｌｋ件でイオン注入
して単結晶シリコン層２０ソース、ドレイン形成予定部
に第２の非晶質層５を選択的に形成した（第３図図示）
。つづいて、レジストパターン４を除去した後、熱欧化
処理を例えば９５０℃の温度下で１０５分間行なった。
域予定部上に写真蝕刻法により選択的にレジストパター
ン４を形成した後、咳レジストパターン４をマスクとし
てシリコンを加速電圧１７０ ｋ＠Ｖ 、 ）’−１
量１ ｘ １０１６／Ｉ！ｌ２ｆ）ｌｋ件でイオン注入
して単結晶シリコン層２０ソース、ドレイン形成予定部
に第２の非晶質層５を選択的に形成した（第３図図示）
。つづいて、レジストパターン４を除去した後、熱欧化
処理を例えば９５０℃の温度下で１０５分間行なった。
この時、島状のシリコン層２表面に？−）絶縁膜となる
酸化膜６が形成された。また、この熱酸化処理によシＳ
１のドーズ量の少ない＠１の非晶質層部分（チャンネル
領域）７が残存した表面付近の単結晶層を種とした同相
成長によって再結晶化されｔ単結晶層となり、一方ソー
ス、ドレイン形成予定部の第２の非晶質層５では８１の
ドーズ量が多いため非晶質もしくは多結晶の牡態が維持
される（第４図図示）。
酸化膜６が形成された。また、この熱酸化処理によシＳ
１のドーズ量の少ない＠１の非晶質層部分（チャンネル
領域）７が残存した表面付近の単結晶層を種とした同相
成長によって再結晶化されｔ単結晶層となり、一方ソー
ス、ドレイン形成予定部の第２の非晶質層５では８１の
ドーズ量が多いため非晶質もしくは多結晶の牡態が維持
される（第４図図示）。
ｃｉ＊〕次いで、全面に例えばリンドープ多結晶シリコ
ン膜を堆積し、これを７オトエ、チング技術によシ／ｆ
ターニングしてダート電極８を形成した後、該ダート電
極８をマスクとして酸化膜６を選択工、チングしてダー
ト絶縁膜９を形成した。つづいて、ｒ−ト電極をマスク
として菖聾不純物、例えば砒素を加速電圧５０に＠Ｖ。
ン膜を堆積し、これを７オトエ、チング技術によシ／ｆ
ターニングしてダート電極８を形成した後、該ダート電
極８をマスクとして酸化膜６を選択工、チングしてダー
ト絶縁膜９を形成した。つづいて、ｒ−ト電極をマスク
として菖聾不純物、例えば砒素を加速電圧５０に＠Ｖ。
）’ −、ｅ 量５ ｘ １０１５／ｃｒｓ？の条件で
イオン注入して、単結晶シリコン層２の第２の非晶質層
６に濃度分布のピークをもつ砒素イオン注入層を形成し
た（第５図図示）。ひきつづき、９００℃の温度下で３
０分間アニールを行なりた。この時、非晶質層５が残存
した単結晶層を種とした固相成長によって再結晶化し、
単結晶層になると同時に、イオン注入された砒素が活性
化され１＋型のソース、ドレイン領域１０．１１が形成
された。その彼、全面に層間絶縁膜としてのＣＶＤ −
８１０２膜１２を堆積し、；ンタクトホールを開孔し、
更に全面に金属膜、例えばＡｔ＠を真空蒸着し、これを
バターニングしてソース、ドレイン申出しムを電極１３
．１４を形成して１チャンネルＭＯ８屋半導体装置を製
造した（第６図図示）０ しかして、本発明方法によればシリコンをチャンネル領
域予定部に低ドーズ量でイオン注入し、ソース、ドレイ
／形成予定部に高ドーズ量でイオン注入することによっ
て、例えばダート絶縁膜の形成のための熱酸化処理に際
し、低ドーズ量でＳＮイオンが注入されたチャンネル領
域予定部の非晶質層が選択的に再結晶化されて良好な結
晶性を有するチャンネル領域７を形成できる。その結果
、チャンネル領域１表面でのキャリアの移動度が改善さ
れ、ダート電極８へのＯＮ 、 ＯＦＦによるスイ、チ
ンゲスピードが改善され、かつサファイア基板１界面付
近で反転を起こすツク、クチヤンネル現象を防止でき、
更には閾値電圧の変動、ばらつきを改善できる。
イオン注入して、単結晶シリコン層２の第２の非晶質層
６に濃度分布のピークをもつ砒素イオン注入層を形成し
た（第５図図示）。ひきつづき、９００℃の温度下で３
０分間アニールを行なりた。この時、非晶質層５が残存
した単結晶層を種とした固相成長によって再結晶化し、
単結晶層になると同時に、イオン注入された砒素が活性
化され１＋型のソース、ドレイン領域１０．１１が形成
された。その彼、全面に層間絶縁膜としてのＣＶＤ −
８１０２膜１２を堆積し、；ンタクトホールを開孔し、
更に全面に金属膜、例えばＡｔ＠を真空蒸着し、これを
バターニングしてソース、ドレイン申出しムを電極１３
．１４を形成して１チャンネルＭＯ８屋半導体装置を製
造した（第６図図示）０ しかして、本発明方法によればシリコンをチャンネル領
域予定部に低ドーズ量でイオン注入し、ソース、ドレイ
／形成予定部に高ドーズ量でイオン注入することによっ
て、例えばダート絶縁膜の形成のための熱酸化処理に際
し、低ドーズ量でＳＮイオンが注入されたチャンネル領
域予定部の非晶質層が選択的に再結晶化されて良好な結
晶性を有するチャンネル領域７を形成できる。その結果
、チャンネル領域１表面でのキャリアの移動度が改善さ
れ、ダート電極８へのＯＮ 、 ＯＦＦによるスイ、チ
ンゲスピードが改善され、かつサファイア基板１界面付
近で反転を起こすツク、クチヤンネル現象を防止でき、
更には閾値電圧の変動、ばらつきを改善できる。
ｔた、前記熱酸化処理で再結晶されずに残ったシース、
ドレイン形成予定部の非晶質層５，５に砒素をイオン注
入するため、非晶質層６．６の再結晶化に際して砒素が
ｓｉと置換され、その結果活性化温度を低下できる。活
性化温度の低減化はシリコン層への欠陥発生の抑制につ
ながる。
ドレイン形成予定部の非晶質層５，５に砒素をイオン注
入するため、非晶質層６．６の再結晶化に際して砒素が
ｓｉと置換され、その結果活性化温度を低下できる。活
性化温度の低減化はシリコン層への欠陥発生の抑制につ
ながる。
更に、砒素を非晶質層５，５に導入すると、その不純物
の拡散速度が高くなるため、低温で活性したにもかかわ
らず、深いソース、ドレイン領域１０．１１を形成でき
る。つまシ、砒素のような拡散係数の小さい不純物でも
サファイア基板１にまで達するソース、ドレイン領域１
０゜１１を形成でき、ひいてはソース、ドレイン領域の
接合容量を低減でき、ＳＯ８構造の高速性を維持できる
。しかも、この砒素の活性化工程において、非晶質層５
．５はソース、ドレイン形成予定部のみに形成され、チ
ャンネル領域１はその前の熱処理工程で単結晶化されて
いる次め、砒素の横方向の拡散を著しく抑制でき、実効
チャンネル長のコントロール性が良好なシ微細なＭＯＳ
）ランジスタの形成が可能となる。
の拡散速度が高くなるため、低温で活性したにもかかわ
らず、深いソース、ドレイン領域１０．１１を形成でき
る。つまシ、砒素のような拡散係数の小さい不純物でも
サファイア基板１にまで達するソース、ドレイン領域１
０゜１１を形成でき、ひいてはソース、ドレイン領域の
接合容量を低減でき、ＳＯ８構造の高速性を維持できる
。しかも、この砒素の活性化工程において、非晶質層５
．５はソース、ドレイン形成予定部のみに形成され、チ
ャンネル領域１はその前の熱処理工程で単結晶化されて
いる次め、砒素の横方向の拡散を著しく抑制でき、実効
チャンネル長のコントロール性が良好なシ微細なＭＯＳ
）ランジスタの形成が可能となる。
なお、上記実施例では０．３＃ｆｆｌと薄い単結晶シリ
コン層を用いた場合について述べ次が、厚イ場合でもチ
ャンネル領域予定部或いはソース、ドレイン形成予定部
に対してシリコンイオノ注入の加速電圧を変えて何度も
行なうことによって、シリコン層の厚さ方向に対して均
一で夫々の領域に合った結晶性にすることが可能である
。
コン層を用いた場合について述べ次が、厚イ場合でもチ
ャンネル領域予定部或いはソース、ドレイン形成予定部
に対してシリコンイオノ注入の加速電圧を変えて何度も
行なうことによって、シリコン層の厚さ方向に対して均
一で夫々の領域に合った結晶性にすることが可能である
。
上記実施例では、ソース、ドレイン形成予定部へのシリ
コンのイオン注入ｔレジストノターンをマスクとして行
なったが、多結晶シリコン、その他ＡＡ、高融点金属硅
化物からなるｅ−）電極をマスクとして行なってもよい
、この場合、ソース、ドレイン形成予定部への８１のイ
オン注入と、その後のソース、ドレイン形成のための不
純物のイオン注入とを七ルファラインで行なうことがで
きる。
コンのイオン注入ｔレジストノターンをマスクとして行
なったが、多結晶シリコン、その他ＡＡ、高融点金属硅
化物からなるｅ−）電極をマスクとして行なってもよい
、この場合、ソース、ドレイン形成予定部への８１のイ
オン注入と、その後のソース、ドレイン形成のための不
純物のイオン注入とを七ルファラインで行なうことがで
きる。
本発明方法は罵チャンネルＭＯ８型牛導体装置の製造の
みに限らず、ＰチャンネルＭＯ８型半導体装置や相補型
ＭＯ８半導体装置の製造等にも同様に適用できる。
みに限らず、ＰチャンネルＭＯ８型半導体装置や相補型
ＭＯ８半導体装置の製造等にも同様に適用できる。
以上詳述した如く、本発明によれば絶縁基板上の単結晶
半導体層へのシリコンの注入による非晶質層の形成工程
、及び該非晶質層の再結晶化工程を改良することによっ
て、スイッチングスピードが高く、ドレインリーク電流
の発生が少なく、かつ閾値の制御性が良好であると共に
ソース、ドレイン領域の接合容量が低く、かつチャンネ
ル長の制御性が良好である高速性、高信頼性、高密度化
を達成し得るＭＯ８屋集積回路を製造できる等顕著な効
果を有する。
半導体層へのシリコンの注入による非晶質層の形成工程
、及び該非晶質層の再結晶化工程を改良することによっ
て、スイッチングスピードが高く、ドレインリーク電流
の発生が少なく、かつ閾値の制御性が良好であると共に
ソース、ドレイン領域の接合容量が低く、かつチャンネ
ル長の制御性が良好である高速性、高信頼性、高密度化
を達成し得るＭＯ８屋集積回路を製造できる等顕著な効
果を有する。
第１図〜第６図は本発明の実施例におけるｎチャンネル
ＭＯ８ｍ半導体装置の製造工程を示す断面図である。 １・・・す、ファイア基板、２・・・島状の単結晶シリ
コン層、３．６・・・非晶質層、４−・・レジストノ臂
ターン、１・・・チャンネル領域、８−・・ゲート電極
、９・・・ｒ−ト絶縁展、１０・・・ソース領域、１１
・・・ドレイン領域、１謔、１ｇ−Ａｔ電極。
ＭＯ８ｍ半導体装置の製造工程を示す断面図である。 １・・・す、ファイア基板、２・・・島状の単結晶シリ
コン層、３．６・・・非晶質層、４−・・レジストノ臂
ターン、１・・・チャンネル領域、８−・・ゲート電極
、９・・・ｒ−ト絶縁展、１０・・・ソース領域、１１
・・・ドレイン領域、１謔、１ｇ−Ａｔ電極。
Claims (1)
- 【特許請求の範囲】 絶縁基板上に設けられた単結晶半導体層と、この半導体
層に互に電気的に分離して設けられたソース、ドレイン
領域と、これらソース、ドレイン領域間の半導体層のチ
ャンネル領域上にダート絶縁膜を介して設けられたダー
ト電極とを具備した半導体装置の製造において、前記ソ
ース、ドレイン領域の形成前にシリコンを前記単結晶半
導体層の少な（ともチャンネル領域予定部に５ ｘ １
０１５／ｃｍ２以下Ｏドーズ量でドーピングすると共に
、同シリ；ン會骸半導体層のソース、ドレイン領域予定
部にｓ ｘ １ｏ １５／ｅＪを越えるドーズ量でドー
ピングして選択的に非晶質層を形成することを特徴とす
る半導体装置の製造方法・ ２、 シリコンを単結晶半導体層にドーピング後、ダー
ト絶縁膜の形成のための熱酸化処理に際して該半導体層
の少なくともチャンネル領域予定部に形成された非晶質
層を残存した単結晶層を種とした固相成長により再結晶
化し、更に前記半導体層にソース、ドレイン領域形成の
ための不純物をドーピングし、ひきつづきソース、ドレ
イン領域予定部へのシリコンのドーピングによシ形成さ
れた非晶質層を単結晶層を種とした固相成長によつて再
結晶化すると同時に前記不純物の活性化を行なうことを
特徴とする特許請求の範囲ｔ＄１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155192A JPS5856467A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155192A JPS5856467A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856467A true JPS5856467A (ja) | 1983-04-04 |
Family
ID=15600496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155192A Pending JPS5856467A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856467A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470762A (en) * | 1991-11-29 | 1995-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| US5627086A (en) * | 1992-12-10 | 1997-05-06 | Sony Corporation | Method of forming thin-film single crystal for semiconductor |
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