JPS5961317A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS5961317A JPS5961317A JP57172015A JP17201582A JPS5961317A JP S5961317 A JPS5961317 A JP S5961317A JP 57172015 A JP57172015 A JP 57172015A JP 17201582 A JP17201582 A JP 17201582A JP S5961317 A JPS5961317 A JP S5961317A
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- JP
- Japan
- Prior art keywords
- switching
- transistors
- input terminals
- switching transistor
- input
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）
、ショットキ型電界効果トランジスタ（ＭＥＳ−ＦＥＴ
） 、ＭＩ Ｓ型電界効果トランジスタ（Ｍ Ｉ ５−
ＦＥＴ）等の電界効果トランジスタで構成される論理回
路の改良に関する。
、ショットキ型電界効果トランジスタ（ＭＥＳ−ＦＥＴ
） 、ＭＩ Ｓ型電界効果トランジスタ（Ｍ Ｉ ５−
ＦＥＴ）等の電界効果トランジスタで構成される論理回
路の改良に関する。
従来技術と問題点
従来、電界効果型トランジスタを使用した論理回路の一
基本形として、第１図及び第２図に見られるようなアン
Ｉ”（ＡＮＤ）機能を実現する回路が知られている。
基本形として、第１図及び第２図に見られるようなアン
Ｉ”（ＡＮＤ）機能を実現する回路が知られている。
第１菌はテント系論理回路の−っである２人カナント
（ＮへＮ Ｉ） ）回路の要部回路図であり、第２図は
その論理記号を表わす図である。
（ＮへＮ Ｉ） ）回路の要部回路図であり、第２図は
その論理記号を表わす図である。
図に於いて、△、Ｂは入力端子、Ｃは出力硝子、Ｑｌ、
Ｑ２はスイッチング・トランジスタ（駆動側トランジス
タ群スタは負荷、Ｎｌ、Ｎ２は接続点、Ｉ） Ｓ １は
電源供給端子、ＧＮＬ）は接地をそれぞれ示す。
Ｑ２はスイッチング・トランジスタ（駆動側トランジス
タ群スタは負荷、Ｎｌ、Ｎ２は接続点、Ｉ） Ｓ １は
電源供給端子、ＧＮＬ）は接地をそれぞれ示す。
この論理回路では、入力端子Δ、Ｂの両方に人力信号が
入ったときに負荷Ｉ、に電流が流れ、出力端子Ｃには低
レベル信号が現われ、入力端子Ａ。
入ったときに負荷Ｉ、に電流が流れ、出力端子Ｃには低
レベル信号が現われ、入力端子Ａ。
Ｂのいずれかに入力信号が入ったとき或いはどららにも
入らないときには負荷りに電流は流れず、出力端子には
高レベル信号が現われている。
入らないときには負荷りに電流は流れず、出力端子には
高レベル信号が現われている。
さて、このようなＮＡＮＤ回路を半導体基板上に実現し
た場合、スイッチング・トランジスタＱ１及びＱ２の基
板部分は接地ＧＮＤと同電位に保たれる。その結果、何
等かのスイッチング過程でスイッチング・トランジスタ
Ｑ１及びＱ２の接続点Ｎ１の電位が変化すると、基板バ
イアス効果として知られる電界効果トランジスタの特性
に依り、スイッチング・トランジスタＱ２の動作電流、
しきい値電圧等に特性が接続点Ｎｌの電位変化に伴ない
変化する現象を生ずる。この為、入力端子Δ。
た場合、スイッチング・トランジスタＱ１及びＱ２の基
板部分は接地ＧＮＤと同電位に保たれる。その結果、何
等かのスイッチング過程でスイッチング・トランジスタ
Ｑ１及びＱ２の接続点Ｎ１の電位が変化すると、基板バ
イアス効果として知られる電界効果トランジスタの特性
に依り、スイッチング・トランジスタＱ２の動作電流、
しきい値電圧等に特性が接続点Ｎｌの電位変化に伴ない
変化する現象を生ずる。この為、入力端子Δ。
Ｂに信号が入る時、スイッチング・トランジスタＱ１及
びＱ２との間で同一の入力特性、出力特性を示すことが
できず、論理回路の最適段ｄ１に障害となっている。
びＱ２との間で同一の入力特性、出力特性を示すことが
できず、論理回路の最適段ｄ１に障害となっている。
このようなことは、前記２人力のものだけでなく、第３
図及び第４図に見られるような３人力のもの或いは更に
入力数が多いものについても同様である。
図及び第４図に見られるような３人力のもの或いは更に
入力数が多いものについても同様である。
第３図は第１図と同様な要部回路図、第４図は第３図の
論理記号図をそれぞれ示し、第１図及び第２図に関して
説明した部分と同部分は同記号で指示しである。
論理記号図をそれぞれ示し、第１図及び第２図に関して
説明した部分と同部分は同記号で指示しである。
図に於いて、ａ、ｂ、ｃは入力端子、ｄは出力端子、Ｑ
３はスイッチング・トランジスタをそれぞれ示す。
３はスイッチング・トランジスタをそれぞれ示す。
この回路で最も基板バイアス９）Ｊ果の影響を受けるの
はスイッチング・トランジスタＱ３であり、次はスイッ
チング・トランジスタＱ２である。
はスイッチング・トランジスタＱ３であり、次はスイッ
チング・トランジスタＱ２である。
発明の目的
本発明は、電界効果トランジスタを使用したアンド系論
理回路に於いて、基板ハイ−ｒス効果に基づき各スイッ
チング・トランジスタの特性が非対象となることを防止
するものである。
理回路に於いて、基板ハイ−ｒス効果に基づき各スイッ
チング・トランジスタの特性が非対象となることを防止
するものである。
発明の構成
本発明では、基板バイーアス効果の影響を各スイッチン
グ・トランジスタについて同一にする為、前記各スイッ
チング・トランジスタが直列接続されてなるバスに対し
同様なバスを入力端子の数と同数だり並列に接続し、更
に、それぞれのバス中のスイッチング・トランジスタの
接続位置を異にするものを１個ずつ選択してそれ等のゲ
ート電極を接続したものである。
グ・トランジスタについて同一にする為、前記各スイッ
チング・トランジスタが直列接続されてなるバスに対し
同様なバスを入力端子の数と同数だり並列に接続し、更
に、それぞれのバス中のスイッチング・トランジスタの
接続位置を異にするものを１個ずつ選択してそれ等のゲ
ート電極を接続したものである。
その結果、どの入力端子に対しても、基板バイアス効果
の影響が全体として同一化されている電界効果トランジ
スタ群が接続されていることになり、従って、各入力端
子に接続されたスイッチング・トランジスタ群の間で入
力特性、出力特性が相違することはなく、また、各直列
バスの中には必ず各信号に対応したスイッチング・トラ
ンジスタが１個存在するのでアンド機能は保証される。
の影響が全体として同一化されている電界効果トランジ
スタ群が接続されていることになり、従って、各入力端
子に接続されたスイッチング・トランジスタ群の間で入
力特性、出力特性が相違することはなく、また、各直列
バスの中には必ず各信号に対応したスイッチング・トラ
ンジスタが１個存在するのでアンド機能は保証される。
発明の実施例
第５図は本発明一実施例の要部回路図であり、第１図及
び第２図に関して説明した部分と同部分は同記号で指示
しである。
び第２図に関して説明した部分と同部分は同記号で指示
しである。
図に於いて、ＱＩＡ、Ｑ２Ａ、ＱＩＢ、Ｑ２Ｂはスイッ
チング・トランジスタである。
チング・トランジスタである。
本実施例では、スイッチング・トランジスタＱＩＡ及び
Ｑ２Ａで一つの直列バスが構成され、スイッチング・ト
ランジスタＱＩＢ及びＱ２Ｂで他の直列バスが構成され
ている。そして、入力端早入に対してはスイッチング・
トランジスタＱ２Ａ及びＱＩＢを、入力端子Ｂに対して
はスイ・ノチング・トランジスタＱＩＡ及びＱ２Ｂをそ
れぞれ選択してそれぞれのゲート電極を接続しである。
Ｑ２Ａで一つの直列バスが構成され、スイッチング・ト
ランジスタＱＩＢ及びＱ２Ｂで他の直列バスが構成され
ている。そして、入力端早入に対してはスイッチング・
トランジスタＱ２Ａ及びＱＩＢを、入力端子Ｂに対して
はスイ・ノチング・トランジスタＱＩＡ及びＱ２Ｂをそ
れぞれ選択してそれぞれのゲート電極を接続しである。
従って、入力端子Ａ、Ｂに対し基板バイアス効果を生ず
るスイッチング・トランジスタＱ２Ａ。
るスイッチング・トランジスタＱ２Ａ。
Ｑ２Ｂ−がそれぞれ接続されるとともに基板バイアス効
果が生しないスイッチング・トランジスタＱ１Δ、ＱＩ
Ｂがそれぞれ接続されているから、両入力端子Ａ、Ｂは
条件としては全く同一になっている。
果が生しないスイッチング・トランジスタＱ１Δ、ＱＩ
Ｂがそれぞれ接続されているから、両入力端子Ａ、Ｂは
条件としては全く同一になっている。
第５図に見られるように、直列パスを二つ設けても、各
スイッチング・トランジスタＣＩＡ、ＱＩＢ、Ｑ２Ａ、
Ｑ２Ｂのゲート幅を１／２とすることに依り、回路電流
は第１図の場合と同等にすることができ、また、回路性
能も略同−のものとすることができる。
スイッチング・トランジスタＣＩＡ、ＱＩＢ、Ｑ２Ａ、
Ｑ２Ｂのゲート幅を１／２とすることに依り、回路電流
は第１図の場合と同等にすることができ、また、回路性
能も略同−のものとすることができる。
第６図は第５図の回路を具体的な装置として見た場合の
要部平面説明図であり、第５図に関して説明した部分と
同部分は同記号で指示しである。
要部平面説明図であり、第５図に関して説明した部分と
同部分は同記号で指示しである。
図に於いて、ＡＲは活性領域、ＣＨはコンタクト部分、
ＣＩＡはスイッチング・トランジスタＱＩＡのゲート電
極、ＧＩＢはスイッチング・トランジスタＱＩＢのゲー
ト電極、Ｇ２Ａはスイッチング・トランジスタＱ２Ａの
ゲート電極、Ｇ２Ｂはスイッチング・トランジスタＱ２
Ｂのゲート電極をそれぞれ示す。
ＣＩＡはスイッチング・トランジスタＱＩＡのゲート電
極、ＧＩＢはスイッチング・トランジスタＱＩＢのゲー
ト電極、Ｇ２Ａはスイッチング・トランジスタＱ２Ａの
ゲート電極、Ｇ２Ｂはスイッチング・トランジスタＱ２
Ｂのゲート電極をそれぞれ示す。
第６図に見られるゲート電極ＧＩＡ、ＧＩＢ。
Ｇ２Ａ、Ｇ２Ｂは第５図に関して説明したようにゲート
幅が１／２となっていると考えても良い。
幅が１／２となっていると考えても良い。
即ち、スイッチング・トランジスタＱ１Δ及びＱＩＢの
各ゲート電極ＣＩＡ及びＧＩＢ両方のゲート電極幅を併
せて第１図に見られるスイッチング・トランジスタＱ１
のゲート電極幅と略同−１そして、スイッチング・トラ
ンジスタＱ２Ａ及びＱ２Ｂの各ゲート電極幅を併せて第
１図に見られるスイッチング・トランジスクＱ２のゲー
ト電極幅と略同−とすれば良い。
各ゲート電極ＣＩＡ及びＧＩＢ両方のゲート電極幅を併
せて第１図に見られるスイッチング・トランジスタＱ１
のゲート電極幅と略同−１そして、スイッチング・トラ
ンジスタＱ２Ａ及びＱ２Ｂの各ゲート電極幅を併せて第
１図に見られるスイッチング・トランジスクＱ２のゲー
ト電極幅と略同−とすれば良い。
前記実施例は２人力の場合であるが、本発明はそれより
入力数が多いものについても同様に適用できる。
入力数が多いものについても同様に適用できる。
第７図は３人力である実施例の要部回路図であり、第１
図乃至第６図に関して説明した部分と同部分は同記号で
指示しである。
図乃至第６図に関して説明した部分と同部分は同記号で
指示しである。
図に於いて、ＱＩＣ，Ｑ２Ｃ，Ｑ３Ａ、Ｑ３Ｂ。
Ｑ３Ｃはスイッチング・トランジスタ、ａ、ｂ。
Ｃは入′力端子、ｄは出力端子をそれぞれ示している。
本実施例では、３人力であるがら、直列バスは３つにな
っている。そして、一つの入力に対して各直列パスから
１（ＩｌｉＩ宛選択した３例のスイッチング・トランジ
スクの各ゲート電極を接続するのであるが、その選択の
仕方は、接地ＧＮＤからの位置が全部光なるものを組合
わせるようにする。これに依り、各入力端子に関連する
各スイッチング・トランジスタ群はそれぞれ全て特性が
バランスしたものとなる。図示例では、スイッチング・
トランジスタＱＩＡ、Ｑ３Ｂ、Ｑ２Ｃ、スイッチング・
トランジスタＱ２八、ＱＩＢ、Ｑ３Ｃ、スイッチング・
トランジスタＱ３Ａ、Ｑ２Ｂ、ＱＩＣをそれぞれ群とし
て組合せ各ゲート電極を接続している。
っている。そして、一つの入力に対して各直列パスから
１（ＩｌｉＩ宛選択した３例のスイッチング・トランジ
スクの各ゲート電極を接続するのであるが、その選択の
仕方は、接地ＧＮＤからの位置が全部光なるものを組合
わせるようにする。これに依り、各入力端子に関連する
各スイッチング・トランジスタ群はそれぞれ全て特性が
バランスしたものとなる。図示例では、スイッチング・
トランジスタＱＩＡ、Ｑ３Ｂ、Ｑ２Ｃ、スイッチング・
トランジスタＱ２八、ＱＩＢ、Ｑ３Ｃ、スイッチング・
トランジスタＱ３Ａ、Ｑ２Ｂ、ＱＩＣをそれぞれ群とし
て組合せ各ゲート電極を接続している。
本実施例に於いても全体の動作電流を例えば第３図及び
第４図に見られるものと略同−にしたい場合には各スイ
ッチング・トランジスタのゲート電極幅を１／３に選定
すれば良い。
第４図に見られるものと略同−にしたい場合には各スイ
ッチング・トランジスタのゲート電極幅を１／３に選定
すれば良い。
発明の効果
本発明に依れば、電界効果トランジスタであるスイッチ
ング・トランジスタを複数個直列接続してアンド系の機
能を実現する論理回路に於いて、前記スイッチング・ト
ランジスタの直列接続回路を入力端子数に対応した数だ
り設け、それ等直列接続回路から接続位置を異にするス
イッチング・トランジスタを１個宛選択してそれ等のゲ
ート電極を接続してスイッチング・トランジスタ群とな
し、該スイッチング・トランジス゛り群を前記入力端子
に対応させて接続した構成になっているので、各入力端
子に接続されているスイッチング・トランジスタ群をそ
れぞれ１個のスイッチング・トランジスタとして見た場
合、それ等スイッチング・トランジスタが受ける基板バ
イアス効果は同一であり、どの入力端子に信号が入るか
に依存して出力特性が異なるなどの欠点は解消される。
ング・トランジスタを複数個直列接続してアンド系の機
能を実現する論理回路に於いて、前記スイッチング・ト
ランジスタの直列接続回路を入力端子数に対応した数だ
り設け、それ等直列接続回路から接続位置を異にするス
イッチング・トランジスタを１個宛選択してそれ等のゲ
ート電極を接続してスイッチング・トランジスタ群とな
し、該スイッチング・トランジス゛り群を前記入力端子
に対応させて接続した構成になっているので、各入力端
子に接続されているスイッチング・トランジスタ群をそ
れぞれ１個のスイッチング・トランジスタとして見た場
合、それ等スイッチング・トランジスタが受ける基板バ
イアス効果は同一であり、どの入力端子に信号が入るか
に依存して出力特性が異なるなどの欠点は解消される。
第１図は従来例の要部回路図、第２図は第１図の回路の
論理記号図、第３図は他の従来例の要部回路図゛、第４
図は第３図の回路の論理記号図、第５図本発明−実施例
の要部回路図、第６図は第５図実施例を装置として表わ
した要部平面説明図、第７図は他の実施例の要部回路図
である。 図に於いて、Ａ、Ｂは入力端子、Ｃは出力端子、Ｑｌ八
、Ｑ２Ａ、ＱＩＢ、Ｑ２Ｂはスイッチング・ｌ・ランジ
スク、Ｌは負荷、ＧＮＤは接地である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲 久五部 （外３名） 第 １ 図 第３図
論理記号図、第３図は他の従来例の要部回路図゛、第４
図は第３図の回路の論理記号図、第５図本発明−実施例
の要部回路図、第６図は第５図実施例を装置として表わ
した要部平面説明図、第７図は他の実施例の要部回路図
である。 図に於いて、Ａ、Ｂは入力端子、Ｃは出力端子、Ｑｌ八
、Ｑ２Ａ、ＱＩＢ、Ｑ２Ｂはスイッチング・ｌ・ランジ
スク、Ｌは負荷、ＧＮＤは接地である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲 久五部 （外３名） 第 １ 図 第３図
Claims (1)
- 電界効果トランジスタであるスイッチング・トランジス
タを複数個直列接続してアンド系の機能を実現する論理
回路に於いて、前記スイッチング・ｌ−ランジスタの直
列接続回路を入力端子数に対応した数だけ設置Ｊ、それ
等直列接続回路から接続位置を異にするスイッチング・
トランジスタ群宛選択してそれ等のゲート電極を接続し
てスイッチング・トランジスタ群となし、該スイッチン
グ・トランジスタ群を前記入力端子に対応させて接続し
てなることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172015A JPS5961317A (ja) | 1982-09-30 | 1982-09-30 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172015A JPS5961317A (ja) | 1982-09-30 | 1982-09-30 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961317A true JPS5961317A (ja) | 1984-04-07 |
Family
ID=15933942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172015A Pending JPS5961317A (ja) | 1982-09-30 | 1982-09-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961317A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654547A (en) * | 1985-06-28 | 1987-03-31 | Itt Corporation | Balanced enhancement/depletion mode gallium arsenide buffer/comparator circuit |
| WO2007146979A3 (en) * | 2006-06-13 | 2008-06-19 | Dsm Solutions Inc | Circuit configurations having four terminal jfet devices |
| US7525163B2 (en) | 2006-10-31 | 2009-04-28 | Dsm Solutions, Inc. | Semiconductor device, design method and structure |
| US7629812B2 (en) | 2007-08-03 | 2009-12-08 | Dsm Solutions, Inc. | Switching circuits and methods for programmable logic devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815330A (ja) * | 1981-07-21 | 1983-01-28 | Toshiba Corp | 論理集積回路 |
-
1982
- 1982-09-30 JP JP57172015A patent/JPS5961317A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815330A (ja) * | 1981-07-21 | 1983-01-28 | Toshiba Corp | 論理集積回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654547A (en) * | 1985-06-28 | 1987-03-31 | Itt Corporation | Balanced enhancement/depletion mode gallium arsenide buffer/comparator circuit |
| US7592841B2 (en) | 2006-05-11 | 2009-09-22 | Dsm Solutions, Inc. | Circuit configurations having four terminal JFET devices |
| WO2007146979A3 (en) * | 2006-06-13 | 2008-06-19 | Dsm Solutions Inc | Circuit configurations having four terminal jfet devices |
| US7525163B2 (en) | 2006-10-31 | 2009-04-28 | Dsm Solutions, Inc. | Semiconductor device, design method and structure |
| US7629812B2 (en) | 2007-08-03 | 2009-12-08 | Dsm Solutions, Inc. | Switching circuits and methods for programmable logic devices |
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