JPH0249024B2 - - Google Patents

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JPH0249024B2
JPH0249024B2 JP58137948A JP13794883A JPH0249024B2 JP H0249024 B2 JPH0249024 B2 JP H0249024B2 JP 58137948 A JP58137948 A JP 58137948A JP 13794883 A JP13794883 A JP 13794883A JP H0249024 B2 JPH0249024 B2 JP H0249024B2
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JP
Japan
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latch
current
transistor
bistable device
input
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Uiriamu Deebisu Jeemuzu
Karuin Rainingaa Joeru
Munozu Busutamante Kaarosu
Jei Robinsu Goodon
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
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Description

【発明の詳細な説明】 ［技術分野］ この発明は、一般に電流切換論理（current
switch logic）に関し、詳細には、レベル・セン
ステイブ・スキヤン・デザインのためのシフト・
レジスタ・ラツチ対を与えるために、一対の双安
定装置を縦続接続（casode）した電流切換論理
に関する。
［従来技術］ 超LSI技術は、半導体チツプ上の設けられるト
ランジスタ素子の数を増大した。素子の数が増大
して集積し得る回路が増大するにつれ、２つの重
要な問題が生じてきた。１つは、チツプにより消
費される電力量の問題である。即ち、消費される
電力は、チツプを満足に動作させるためには、散
逸され、制御されなければならない量の熱に変換
される。当該技術において、例えば米国特許第
34446989号に開示されるような、多レベルのカス
コード電流切換（CCS）技術を用いることによ
り、消費電力を減少させることが知られている。
CCS論理においては、基本論理木は基本セルから
なる多くのレベルを有する。カスコード・エミツ
タ結合論理（CECL）と称される１つの既知の構
成においては、基本セルが１対のバイポーラ型ト
ランジスタから成り、それらのエミツタが一緒
に、基本論理木の電流源又は前のレベルのセルの
出力のどちらかに接続されている。セルは、２つ
の出力端子、及びセルの各々のトランジスタのベ
ースと共通のエミツタ端子とから成る３つの制御
入力端子を有する。もし、制御入力端子に論理入
力信号の真及び補の形成が供給される場合は、こ
のシステムは差動CCS（DCCS）又は２重レール
型システムと称される。いくつかの従来例におい
ては、１つの制御入力に基準信号が供給され、他
方の入力端子には論理信号の真の形成が供給され
る。２つの出力端子は、基本論理木の次のより高
次なレベル内の異なるセルに接続される。
基本論理木に対して選ばれるレベルの数は、な
し遂げられることが要求される論理の複雑さに依
存して２から６、７又は８まで変化し得る。論理
木の出力は、負荷抵抗を経て電圧源に接続されて
おり、一方、論理木の第１レベルはその入力が電
流源に接続されている。電流源と負荷抵抗との間
に、単に１つの電流通路のみが形成されてよい。
何故ならば、各レベルにおいて、前のレベルから
の電流は、そのレベルの１つのセルのみに供給又
は指向され、次に、そのセルの出力は次のレベル
の１つのセルのみに指向されるからである。論理
的に、“Ｎ”個の縦続接続されたセルは、“Ｎ”入
力ANDゲート、又は各レベルにおいて選択され
た電流スイツチが一続きに接続される複雑な論理
機能を表わす。論理構成は、初期のデータ・プロ
セシング装置に用いられたリレー論理に多くの点
で似ている。
チツプ上の回路数が増大するに伴つて生ずる別
の問題は、チツプが個性化された後、素子それ自
身又は素子により形成された回路の試験を行なう
問題である。現在、当該技術において用いられる
システムは、チツプ内の各回路の試験を行なう。
この試験技術は、レベル・センステイブ・スキヤ
ン・デザイン試験（LSSD）と称され、米国特許
3783254号、第3806891号及びIBMテクニカルデ
イスクロージヤーブリテン1980年１月vol.22、No.
8B、3660ページに記載されている。この試験技
術システムの本質は、シフト・レジスタ・ラツチ
（SRL）段階を形成する連結された一対のラツチ
L1及びL2を与えることである。カスコード電流
論理に対してLSSD試験アプローチを実行するた
めに、シフト・レジスタ・ラツチ段階のL1ラツ
チに結合する第１の電流源と、L2ラツチに結合
する第２の電流源とを与える技術がある。
第１図には、このようなLSSD試験を行なうた
めの典型的な従来技術が示されている。この従来
技術においては、L1ラツチ１は第１電流源２か
ら電流を供給され、L2ラツチ３は第２電流源４
から電流を供給されており、常に第１及び第２電
流源２及び４から電流を供給するために電力消費
量が大きくなる欠点を有する。
この発明は、第１図に示すような従来技術の欠
点を改良するもので、L2ラツチをL1ラツチに効
果的に融合することにより、第２電流源を省い
て、１つの電流源のみを用いる。
［発明の概要］ この発明では、第１及び第２双安定装置として
のL1及びL2ラツチを、シフト・レジスタ・ラツ
チ（SRL）ユニツト内に、効果的に融合させた
回路構成が開示される。
このように構成することにより、SRLを要す
るLSI／VLSIタイプのチツプ・デザインのため
のLSSD試験技術を維持するために必要とされる
電流及び電力の総量が本質的に減少される。この
発明の本質は、単一の電力ユニツト又は電流源を
利用するため、及びラツチの自然の導電性を利用
するため、L1ラツチ上にL2ラツチを縦続接続
（cascode）することである。
SRLのL1ラツチ部分は、従来と同じ構成であ
る。融合されたシフト・レジスタ・ラツチ
（SRL）は、普通のLSSDクロツキング機構で動
作される。データは、“Ｂ”クロツクが活性化さ
れることにより、L1ラツチからL2ラツチに移さ
れる。電流源で発生してL1ラツチに流入する電
流は、適当な“Ｂ”クロツクスイツチにより方向
を変えられることにより、L2ラツチに指向され
て検出される。“Ｂ”クロツクの不活性化により、
負荷抵抗からL2ラツチ及びL1ラツチを通つて、
データをL1及びL2の両方に記憶させる役割を果
す単一の電流源に流れる電流が、回復される。
したがつて、この発明の１つの目的は、電流ス
イツチを用いたLSSDタイプの試験技術の改良さ
れた回路構成を提供することである。
この発明の前述の目的、他の目的、特徴及び長
所、以下の好実施例の図面を参照した詳細説明よ
り明らかとなるであろう。
［実施例の説明］ 第２図は、第11双安定装置としてのL1ラツチ
１０及び第２双安定装置としてのL2ラツチ１１
を有するLDDS試験のためのシフト・レジスタ・
ラツチ対を示している。L1ラツチ１０及びL2ラ
ツチ１１は、それぞれ交差結合されたバイポーラ
トランジスタ素子対１０Ｌ，１０Ｒ及び１１Ｌ，
１１Ｒを有する。電流スイツチ対１７及び１８
は、第１電流切換論理手段を構成するもので、
L1ラツチ１０の出力をL2ラツチ１１の入力に接
続する。電流スイツチ対１７及び１８は、各々一
対のエミツタが共通に結合されたバイポーラ・ト
ランジスタ素子対１７Ｌ，１７Ｒ及び１８Ｌ，１
８Ｒを有する。電流スイツチ対１７の共通のエミ
ツタは、バラスト抵抗２３Ｌを介して、L1ラツ
チ１０の１つの出力端子１に接続されて、トラ
ンジスタ１０Ｌのコレクタ及びトランジスタ１０
Ｒのベースに接続されている。トランジスタ１７
Ｌのコレクタは、L2ラツチ１１の１つの出力端
子２に接続されて、トランジスタ１１Ｌのコレ
クタ、トランジスタ１１Ｒのベース及び負荷抵抗
２２Ｌを介して電圧源VCC２０に接続されてい
る。電流スイツチ対１８の共通のエミツタは、バ
ラスト抵抗２３Ｒを介して、L1ラツチ１０の出
力端子Ｌ１に接続されて、トランジスタ１０Ｒの
コレクタ及びトランジスタ１０Ｌのベースに接続
されている。トランジスタ１８Ｌのコレクタは、
L2ラツチ１１の出力端L2に接続されて、トラン
ジスタ１１Ｒのコレクタ、トランジスタ１１Ｌの
ベース、及び負荷抵抗２２Ｒを介して電圧源
VCC２０に接続されている。トランジスタ１７
Ｒ及び１８Ｒのコレクタは共にL2ラツチ１１の
トランジスタ１１Ｒ，１１Ｌの共通のエミツタに
接続されている。トランジスタ１７Ｌ及び１８Ｌ
のベースには、LSSDシステムの“Ｂ”クロツク
信号が入力され、トランジスタ１７Ｒ及び１８Ｒ
のベースには、“Ｂ”クロツク信号と相補的な
“”クロツク信号が入力される。
４つの電流スイツチ対１３，１４，１５及び１
６は、第２電流切換論理手段を構成するものであ
り、各々入力端のエミツタが共通に結合された一
対のバイポーラ・トランジスタ素子対１３Ｌ，１
３Ｒ，１４Ｌ，１４Ｒ，１５Ｌ，１５Ｒ，１６Ｌ
及び１６Ｒを有する。第１の電流スイツチ対１５
は、入力端が電流源２５に接続されており、トラ
ンジスタ１５Ｌのベースが“Ａ”クロツク信号を
受け、トランジスタ１５Ｒのベースが“Ａ”クロ
ツクと相補的な““クロツク信号を受ける。ト
ランジスタ１５Ｌのコレクタは、第２の電流スイ
ツチ対１４の入力端に接続されている。トランジ
スタ１４Ｌのコレクタは、L1ラツチ１０の出力
端Ｌ１に接続され、トランジスタ１４Ｒのコレク
タは、1ラツチ１０の出力端Ｌ１に接続されて
いる。トランジスタ１４Ｌのベースには、スキヤ
ン・イン・データ入力信号IDが入力され、トラ
ンジスタ１４Ｒのベースには信号IDと相補的な
信号が入力される。トランジスタ１５Ｒのコ
レクタは、第３の電流スイツチ対１６の入力端に
接続されている。第３の電流スイツチ対１６のト
ランジスタ１６Ｌのコレクタは、L1ラツチ１０
の共通エミツタ結合端に入力されている。トラン
ジスタ１６Ｒのベースには“Ｃ”クロツク信号が
入力し、トランジスタ１６Ｌのベースには“Ｃ”
クロツク信号と相補的な“”クロツク信号が入
力する。トランジスタ１６Ｒのコレクタは、第４
の電流スイツチ対１３の共通エミツタ端に接続さ
れている。トランジスタ１３Ｌのコレクタは、
L1ラツチ１０の出力端Ｌ１に接続され、トラン
ジスタ１３Ｒのコレクタは、1ラツチ１０の出
力端Ｌ１に接続されている。トランジスタ１３Ｌ
のベースは、システム・データ入力信号Ｄを受
け、トランジスタ１３Ｒのベースは、信号Ｄと相
補的な信号を受ける。
L1ラツチ１０は、電流スイツチ対１３に差動
供給されるシステム・データ入力信号Ｄ、又は電
流スイツチ対１４に差動的に供給されるスキヤ
ン・データ入力信号IDのどちらか一方を記憶す
るようになつている。L1ラツチ１０への信号ID
又はＤの入力は、それぞれ電流スイツチ対１５及
び１６に差動的に与えられる相互に排他的なクロ
ツク信号“Ａ”及び“Ｃ”、の制御の下で行なわ
れる。クロツク信号“Ａ”はLSSD試験クロツク
“Ａ”に相当し、一方、クロツク信号“Ｃ”はシ
ステム・クロツクに相当する。いつでも“Ａ”、
“Ｃ”、２つの内１つのみが活性化される。L1ラ
ツチ１０に記憶されているデータは、電流スイツ
チ対１７および１８に差動的に供給されるLSSD
の“Ｂ”クロツクの制御の下でL2ラツチ１１に
移される。
もし、L2が“０”状態に設定されていて、L1
が“１”状態に設定されていて、クロツク“Ａ”、
“Ｂ”及び“Ｃ”がオフであると仮定すると、電
流通路が、電圧源VCC２０から、負荷抵抗２２
Ｒ、素子１１Ｒ、素子１７Ｒ、バラスト抵抗２３
Ｌ、素子１０Ｌ、素子１６Ｌ及び素子１５Ｒを経
て、電流源２５に延びる。この電流通路はダツシ
ユ線２７により表わされている。
システム・データのL1ラツチ１０への入力は、
前の電流通路２７を素子１６Ｌから素子対１３に
接続する素子１６Ｒへ切換える正方向に変化する
“Ｃ”クロツクにより達定される。入力されるデ
ータが零であると仮定すると、入力が高くそし
て素子１３Ｒは導通状態になり、バラスト抵抗２
３Ｒ、素子１８Ｒ、素子１１Ｒ及び負荷抵抗２２
Ｒを経て電圧供給源VCC２０に至る電流通路が
設定される。L1ラツチ１０の端子Ｌ１の電圧は、
前の状態と比較して落ち、素子１０Ｌを遮断す
る。そして、端子１の電圧を上昇させ、素子１
０Ｒを導通状態にする。L1ラツチ１０を構成す
る交差結合された素子１０Ｒ及び１０Ｌの状態が
反転し、システム・データがL1ラツチ１０内に
記憶される。“Ｃ”クロツクが降下すると、L1ラ
ツチ１０を“０”の状態に維持するために電流通
路が素子１３Ｒから１６Ｌへ移る。
“０”のデータ・ビツトのL2ラツチ１１への
移動は、“Ｂ”クロツクが導通状態の時に生ずる。
電流通路は、素子１８Ｒから１８Ｌへ切換られ、
たとえ素子１１Ｒが遮断されたとしても、L2ラ
ツチ１１の端子Ｌ２を低い状態に維持する。電流
の流れは、まだ線２９を経て負荷抵抗２２Ｒを流
れる。L2ラツチの“０”状態は変化しない。
“Ｂ”クロツクが降下すると、電流通路が素子１
１Ｒ、素子１８Ｒ，２３Ｒ，１０Ｒ，１６Ｌ及び
１５Ｒ、電流源２５へと戻る。
切換えられた状態に、シフト・レジスタ・ラツ
チ対のL1及びL2を維持するための電力は、電流
源２５が１つしかないため実質的に従来の回路構
成の半分を必要とすることが理解できる。さら
に、VISIタイプの回路にこの発明を実施する場
合は、LSSD試験技術の長所を犠性にすることな
く、比較的多数の電流源を除くことができるた
め、この発明の回路構成は、さらに高密度な回路
の集積を可能にする。
【図面の簡単な説明】
第１図は従来のレベル・センステイブ・スキヤ
ン・デザインのためのシフト・レジスタ・ラツチ
対を示す回路図、第２図はこの発明の１実施例に
よるレベル・センステイブ・スキヤン・デザイン
のためのシフト・レジスタ・ラツチ対を示す回路
図である。 １０……L1ラツチ（第１双安定装置）、１１…
…L2ラツチ（第２双安定装置）、１３，１４，１
５，１６……電流スイツチ対（第２電流切換論理
手段）、１７，１８……電流スイツチ対（第１電
流切換論理手段）、２５……電流源。

Claims (1)

    【特許請求の範囲】
  1. １ 第１双安定装置と、第２双安定装置と、第１
    双安定装置と第２双安定装置との間に設けられて
    クロツク信号に応答して第１双安定装置のデータ
    を第２双安定装置に選択的に移す第１電流切換論
    理手段と、１つの電流源と、この電流源と第１双
    安定装置との間に設けられた第２電流切換論理手
    段とを有し、これらにより第１及び第２双安定装
    置の状態を維持する際に第２双安定装置、第１電
    流切換論理手段、第１双安定装置、第２電流切換
    論理手段を直列的に流れて電流源に至る電流通路
    が形成されるようにしたことを特徴とするレベ
    ル・センステイブ・スキヤン・デザインのための
    シフト・レジスタ・ラツチ対。
JP58137948A 1982-11-30 1983-07-29 レベル・センステイブ・スキヤン・デザインのためのシフト・レジスタ・ラツチ対 Granted JPS59106130A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/445,601 US4535467A (en) 1982-11-30 1982-11-30 Switch logic for shift register latch pair
US445601 1995-05-22

Publications (2)

Publication Number Publication Date
JPS59106130A JPS59106130A (ja) 1984-06-19
JPH0249024B2 true JPH0249024B2 (ja) 1990-10-26

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ID=23769539

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Application Number Title Priority Date Filing Date
JP58137948A Granted JPS59106130A (ja) 1982-11-30 1983-07-29 レベル・センステイブ・スキヤン・デザインのためのシフト・レジスタ・ラツチ対

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US (1) US4535467A (ja)
EP (1) EP0111056B1 (ja)
JP (1) JPS59106130A (ja)
DE (1) DE3368771D1 (ja)

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