JPS5961536U - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5961536U
JPS5961536U JP15652582U JP15652582U JPS5961536U JP S5961536 U JPS5961536 U JP S5961536U JP 15652582 U JP15652582 U JP 15652582U JP 15652582 U JP15652582 U JP 15652582U JP S5961536 U JPS5961536 U JP S5961536U
Authority
JP
Japan
Prior art keywords
semiconductor device
emitter
insulating film
surface insulating
layer wiring
Prior art date
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Pending
Application number
JP15652582U
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English (en)
Inventor
智之 疋田
西本 宣弘
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Publication of JPS5961536U publication Critical patent/JPS5961536U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は本考案による実施例委示す半導体基板、 断面
図、第2図aは従来装置の動作特性図、第2図すは本考
案による実施例の動作特性図である。 1:p型半導体基板、2:n型エピタキシャル層、9.
16:−cミッタ電極、A、 f3. C:pn接合部
、6:表面絶縁膜、10:層間絶縁層。

Claims (3)

    【実用新案登録請求の範囲】
  1. (1)絶縁層を介して少なくとも2層に配線が形成され
    てなる半導体装置において、エミッタに接続された半導
    体基板側第1層配線を、少な(ともエミッターベース接
    合を充分に被う形状にニー ミッタ領域の表面絶縁膜上
    に延在させて形成したことを特徴とする半導体装置。
  2. (2)前記半導体装置はNPN )ランジスタを含み、
    前記エミッタに接続された第1層配線はエミッターベー
    ス接合部の表面絶縁膜上を被ってなることを特徴とする
    請求の範囲第1項記載の半導体装置。
  3. (3)前記半導体装置はPNP横型トランジスタを含み
    、前記エミッタに接続された第1層配線は、ベース活性
    領域を含めてエミッターベース−コレクタ接合部の表面
    絶縁膜上を被ってなること番特徴とする請求の範囲第1
    項記載の半導体装置。
JP15652582U 1982-10-15 1982-10-15 半導体装置 Pending JPS5961536U (ja)

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JPS5961536U true JPS5961536U (ja) 1984-04-23

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