JPS5962217A - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JPS5962217A JPS5962217A JP57173406A JP17340682A JPS5962217A JP S5962217 A JPS5962217 A JP S5962217A JP 57173406 A JP57173406 A JP 57173406A JP 17340682 A JP17340682 A JP 17340682A JP S5962217 A JPS5962217 A JP S5962217A
- Authority
- JP
- Japan
- Prior art keywords
- integrator
- signal
- processing device
- signal processing
- reference constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/58—Non-linear conversion
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ信号をデジタル信号に変換するための
信号処理装置に関するものである。
信号処理装置に関するものである。
従来例の構成とその問題点
一般に、アナログ信号をデジタル信号に変換するための
信号処理装置において、そのアナログ信号のデジタル信
号への変換時に分解能は変換ビット数によって決定され
、その表現能力■はフルスチールを１とするならば Ｖ
＝−であり、アナｍ ログ入力信号の大きさには無関係であり、ダイナミック
レンジの広いアナログ信号をデジタル信号に変換するに
は多くのビット数を必要とする。そして、ダイナミック
レンジの広いアナログ信号を少ないビット数のデジタル
信号で表現するにはアナログ信号のレベルに応じて表現
能力Ｖを変化させる必要があった。
信号処理装置において、そのアナログ信号のデジタル信
号への変換時に分解能は変換ビット数によって決定され
、その表現能力■はフルスチールを１とするならば Ｖ
＝−であり、アナｍ ログ入力信号の大きさには無関係であり、ダイナミック
レンジの広いアナログ信号をデジタル信号に変換するに
は多くのビット数を必要とする。そして、ダイナミック
レンジの広いアナログ信号を少ないビット数のデジタル
信号で表現するにはアナログ信号のレベルに応じて表現
能力Ｖを変化させる必要があった。
発明の目的
本発明の目的は、分解能の向上を図ると共に表現能力の
向上を図り、より広いダイナミックレンジの信号１で表
現することができる信号処理装置を提供することにある
。
向上を図り、より広いダイナミックレンジの信号１で表
現することができる信号処理装置を提供することにある
。
発明の構成
本発明の信号処理装置は、第１．第２の積分器によって
得られる二次関数を利用し、非直線のア“ナログ信号か
らのデジタル信号への変換機能を有せしめたものである
。
得られる二次関数を利用し、非直線のア“ナログ信号か
らのデジタル信号への変換機能を有せしめたものである
。
実施例の説明
以下、本発明の信号処理装置について実施例の図面と共
に説明する。第１図は本発明の信号処理装置の一実施例
を示しており、第１図において、１はアナログ信号入力
端子、２及び６はスイッチ、３は第１積分器、４は電圧
あるいは電流比較器（コンパレータ）、５は第２積分器
、７は基準定電圧発生器、８はスイッチ駆動回路、９は
コントロール回路、１０はクロックパルス発生器、１１
はカウンタ回路、１２．１４はｊｌｔ分器を構成する抵
抗、１３．１５は積分器を構成するコンデンサである０
このブロックはアナログ入力信号をデジタル信号に変換
するＡ／Ｄコンドータを構成している。
に説明する。第１図は本発明の信号処理装置の一実施例
を示しており、第１図において、１はアナログ信号入力
端子、２及び６はスイッチ、３は第１積分器、４は電圧
あるいは電流比較器（コンパレータ）、５は第２積分器
、７は基準定電圧発生器、８はスイッチ駆動回路、９は
コントロール回路、１０はクロックパルス発生器、１１
はカウンタ回路、１２．１４はｊｌｔ分器を構成する抵
抗、１３．１５は積分器を構成するコンデンサである０
このブロックはアナログ入力信号をデジタル信号に変換
するＡ／Ｄコンドータを構成している。
第２図は上述したＡ／Ｄコンバークの動作タイミング及
び動作波形を示しており、時間ｔ１において変換が開始
される。すなわち、スイッチ２がａ （Ｉｌｌに接続さ
れ、スイッチ６がＯＦＦとなったとき、アナログ信号入
力端子１に加えらｒしだ′電圧は第１の積分器３により
任意の時間（１１から１２まで）積分される。そして、
時間ｔ２Ｖ（おいてスイッチ２がｂ側に接続され、スイ
ッチ６がＯＮとなったとき、基準定電圧発生器７の出力
は第２の積分器已により積分され、スイッチ２を介して
第１の積分器３に加えられる。これにより第１の積分器
３の出力は時間ｔ２における電圧からｏＶに向けて二次
関数で近づき、ｏＶとなる時間をｔ３とするならば時間
ｔ から時間ｔ３までの時間がアナログ入力信号電圧の
平方根に比例する。このことから、時間ｔ からｔ３ま
でのクロックパルスの数（デジタル信号）はアナログ入
力信号電圧の平方根を表わすことになる。
び動作波形を示しており、時間ｔ１において変換が開始
される。すなわち、スイッチ２がａ （Ｉｌｌに接続さ
れ、スイッチ６がＯＦＦとなったとき、アナログ信号入
力端子１に加えらｒしだ′電圧は第１の積分器３により
任意の時間（１１から１２まで）積分される。そして、
時間ｔ２Ｖ（おいてスイッチ２がｂ側に接続され、スイ
ッチ６がＯＮとなったとき、基準定電圧発生器７の出力
は第２の積分器已により積分され、スイッチ２を介して
第１の積分器３に加えられる。これにより第１の積分器
３の出力は時間ｔ２における電圧からｏＶに向けて二次
関数で近づき、ｏＶとなる時間をｔ３とするならば時間
ｔ から時間ｔ３までの時間がアナログ入力信号電圧の
平方根に比例する。このことから、時間ｔ からｔ３ま
でのクロックパルスの数（デジタル信号）はアナログ入
力信号電圧の平方根を表わすことになる。
尚、上記の実施例において、基準定電圧発生器７を基準
定電流発生器とし、第２の積分器のネＩり成要素である
抵抗１４を除いてもよいことはいうまでもない。
定電流発生器とし、第２の積分器のネＩり成要素である
抵抗１４を除いてもよいことはいうまでもない。
発明の効果
以上詳述したように本発明によれば、アツーｒＪグ入力
信号の振幅のフルスケールを１として、開平したデータ
として扱うために分解能が上がり、任意のビット数への
デジタルに変換をした場合、より広いダイナミックレン
ジすなわち０に近い信号寸°で表現することができる利
点を有する。
信号の振幅のフルスケールを１として、開平したデータ
として扱うために分解能が上がり、任意のビット数への
デジタルに変換をした場合、より広いダイナミックレン
ジすなわち０に近い信号寸°で表現することができる利
点を有する。
第１図は本発明の信号処理装置の一実施例を示すブロッ
ク構成図、第２図は同装置の各部の動作タイミング及び
動作波形図である。 １・・・・・・アナログ信号入力端子、２・・・・・ス
イッチ、３・・・・・・積分器、４・・・・・・電圧比
較器、５・・・・・・積分器、６・・・・・・スイッチ
、７・・・・基準定電圧発生器、８・・・・・・スイッ
チ駆動回路、９・・・・・・コントロール回路、１０・
・・・・クロックパルス発生器、１１・・・・・・カウ
ンタ回路、１２．１４・・・・積分器を構成する抵抗、
１３．１５・・・・・積分？））を構成するコンデンサ
。
ク構成図、第２図は同装置の各部の動作タイミング及び
動作波形図である。 １・・・・・・アナログ信号入力端子、２・・・・・ス
イッチ、３・・・・・・積分器、４・・・・・・電圧比
較器、５・・・・・・積分器、６・・・・・・スイッチ
、７・・・・基準定電圧発生器、８・・・・・・スイッ
チ駆動回路、９・・・・・・コントロール回路、１０・
・・・・クロックパルス発生器、１１・・・・・・カウ
ンタ回路、１２．１４・・・・積分器を構成する抵抗、
１３．１５・・・・・積分？））を構成するコンデンサ
。
Claims (1)
- 基準定電圧あるいは基準定電流発生器と、アナログ信号
を切換えて入力する第１の積分器と、電流あるいは電圧
比較器と、動作タイミングをコントロールスルコントロ
ール回路ト、クロックパルス発生器と、カランタ回路と
、この基準定電圧あるいは基準定電流発生器からの電圧
あるいは電流を積分する第２の積分器を具備し、」二記
第２の積分器の出力とアナログ信号を切換えて−に記第
１の積分器に入力するようになし、アナログ信月からデ
ジタル信号への非直線のへ／Ｄ変換機能を有せしめたこ
とを特徴とする信号処理装置＜１
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57173406A JPS5962217A (ja) | 1982-10-01 | 1982-10-01 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57173406A JPS5962217A (ja) | 1982-10-01 | 1982-10-01 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5962217A true JPS5962217A (ja) | 1984-04-09 |
Family
ID=15959831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57173406A Pending JPS5962217A (ja) | 1982-10-01 | 1982-10-01 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5962217A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841663A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS5414144A (en) * | 1977-07-04 | 1979-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Polygonal line coder of digital type |
-
1982
- 1982-10-01 JP JP57173406A patent/JPS5962217A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841663A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS5414144A (en) * | 1977-07-04 | 1979-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Polygonal line coder of digital type |
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