JPS5962239A - 誤りビツト測定制御回路 - Google Patents
誤りビツト測定制御回路Info
- Publication number
- JPS5962239A JPS5962239A JP17102482A JP17102482A JPS5962239A JP S5962239 A JPS5962239 A JP S5962239A JP 17102482 A JP17102482 A JP 17102482A JP 17102482 A JP17102482 A JP 17102482A JP S5962239 A JPS5962239 A JP S5962239A
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- JP
- Japan
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- station
- error bit
- signal
- modem
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は変復調装置における誤りビット測定制御回路に
改良に関するものである。
改良に関するものである。
変復調装置（以下モデムと呼ぶ）の自己診断機能として
、誤りビット測定回路がありモデムに内載されたり、モ
デムの外に接続される場合がある。
、誤りビット測定回路がありモデムに内載されたり、モ
デムの外に接続される場合がある。
これが送信側においてあるデータを変調して送信し、受
信側でこれを復調して照合し、誤りビットがあった場合
これを表示したり，誤りビットの数をカウントし，その
誤りビット数を表示するものである。具体的には送信デ
ータとして符号「ａ」の連続、符号、「ｚ」の連続ある
いけ疑似ランダム信号等の特殊パターンのいづれかを送
信する。符号［Ａ」の連続あるいは符号［Ｚ」の連続を
送信した場合、受信側において，前者では符号「ｚ」後
者では符号「Ａ」を受信した時これを誤りビットとみな
す。特殊パターンを送信した場合には受信側でこの特殊
パターンと同期をとって照合し、パターンと異なる受信
データがあった時、これを誤りビットとみなしている。
信側でこれを復調して照合し、誤りビットがあった場合
これを表示したり，誤りビットの数をカウントし，その
誤りビット数を表示するものである。具体的には送信デ
ータとして符号「ａ」の連続、符号、「ｚ」の連続ある
いけ疑似ランダム信号等の特殊パターンのいづれかを送
信する。符号［Ａ」の連続あるいは符号［Ｚ」の連続を
送信した場合、受信側において，前者では符号「ｚ」後
者では符号「Ａ」を受信した時これを誤りビットとみな
す。特殊パターンを送信した場合には受信側でこの特殊
パターンと同期をとって照合し、パターンと異なる受信
データがあった時、これを誤りビットとみなしている。
この誤りビット測定を２線式動作で行なうために従来で
は第１図に示すような回路を用いて制御していた。この
回路は対向するモデム個々に具備される。２線式動作で
は半二重通信であることから、自局モデムを送信状態に
すれば相手局モデムは受信状態にし、また相手局モデム
を送信状態にすれば自局モデムを受信状態にする必要が
あるため，誤りビット測定回路も送信の制御と受信の制
御を個々に行なう必要があった。自局モデムを送信状態
にするため，送信用スイッチ１を閉じるとインバータ回
路３の入力が今まで抵抗器ＲによってプルアップされＨ
ｉｇｈレベルになっていた状態がＬｏｗレベルとなり，
インバータ回路３の出力がＨ１ｇｈとなる。この出力は
モデムのＲＳ（送信安求：ＲｅｑｕｅｓｔｔｏＳｅｎｄ
）信号に接続された端子８に印加され，モデムの送信出
力から変調波が送出される。インバータ回路３の出力は
またエラービット測定用の送信データ発生回路６を動作
させ，この出力はモデムのＳＤ（送信テータ：Ｓｅｎｄ
Ｄａｔａ）信号に接続されたｊ／：１１ｆ−Ｊ′−９に
印加され，モデムで送信データ発生回路６のデータが変
調されて送出される。
は第１図に示すような回路を用いて制御していた。この
回路は対向するモデム個々に具備される。２線式動作で
は半二重通信であることから、自局モデムを送信状態に
すれば相手局モデムは受信状態にし、また相手局モデム
を送信状態にすれば自局モデムを受信状態にする必要が
あるため，誤りビット測定回路も送信の制御と受信の制
御を個々に行なう必要があった。自局モデムを送信状態
にするため，送信用スイッチ１を閉じるとインバータ回
路３の入力が今まで抵抗器ＲによってプルアップされＨ
ｉｇｈレベルになっていた状態がＬｏｗレベルとなり，
インバータ回路３の出力がＨ１ｇｈとなる。この出力は
モデムのＲＳ（送信安求：ＲｅｑｕｅｓｔｔｏＳｅｎｄ
）信号に接続された端子８に印加され，モデムの送信出
力から変調波が送出される。インバータ回路３の出力は
またエラービット測定用の送信データ発生回路６を動作
させ，この出力はモデムのＳＤ（送信テータ：Ｓｅｎｄ
Ｄａｔａ）信号に接続されたｊ／：１１ｆ−Ｊ′−９に
印加され，モデムで送信データ発生回路６のデータが変
調されて送出される。
また自局モデムを受信状態にするには，送信用スイッチ
１を開放とし，受信用スイッチ２を閉じると同様にイン
バータ回路４の出力がＨｉｇｈとなり，エラービット照
合回路７を動作させ，モデムのＲＤ（受信テータ：Ｒｅ
ｃｅｉｖｅＤａｔａ）信号に接続された端子１０からの
受信データから誤りビットの照合を行ない，カウント，
表示をする。
１を開放とし，受信用スイッチ２を閉じると同様にイン
バータ回路４の出力がＨｉｇｈとなり，エラービット照
合回路７を動作させ，モデムのＲＤ（受信テータ：Ｒｅ
ｃｅｉｖｅＤａｔａ）信号に接続された端子１０からの
受信データから誤りビットの照合を行ない，カウント，
表示をする。
第１図において送信データ発生回路６及びエラービット
照合回路７を含んだ誤りビット測定回路５は公知である
ので詳細は記載しない。
照合回路７を含んだ誤りビット測定回路５は公知である
ので詳細は記載しない。
以上説明したように従来の方法では２線式動作時に自局
，相手局にてそれぞれ送信側か受信側かをスイッチによ
る操作にて選択する必要があった。
，相手局にてそれぞれ送信側か受信側かをスイッチによ
る操作にて選択する必要があった。
また送信用，受信用のスイッチがそれぞれ必要となるこ
とや，まだその結果，スイッチの接点の信頼性を高める
ため，プルアップ抵抗器Ｒを比較的小さくして接点電流
を大きくすることにより消費電流を増加せしめていた。
とや，まだその結果，スイッチの接点の信頼性を高める
ため，プルアップ抵抗器Ｒを比較的小さくして接点電流
を大きくすることにより消費電流を増加せしめていた。
さらに，スイッチ設定の誤操作により，自局．相手局と
もに送信状態のままもしくは受信状態のままになってし
まい，トラブルの原因となっていた。
もに送信状態のままもしくは受信状態のままになってし
まい，トラブルの原因となっていた。
本発明はこれらの欠点を除去するため，モデムからのＣ
Ｄ （キャリャ検出：Ｃａｒｒｉｅｒｌ）ｅｔｅｃｔ）
信号を用いて，自局及び相手局の送信，受信状態を決定
するようにしたものである。
Ｄ （キャリャ検出：Ｃａｒｒｉｅｒｌ）ｅｔｅｃｔ）
信号を用いて，自局及び相手局の送信，受信状態を決定
するようにしたものである。
第２図は本発明の実施例であって，５は従来からある誤
りビット測定回路、６は送信データ発生回路，７はエラ
ービット照合回路，８はモデムのＲＳ信号に接続される
端子，９はモデムのＳＤ信号に接続されるＶ：Ｍ子，１
０はモデムのＲＤ信号に接続される端子，ＩＩは誤りビ
ット測定用スイッチ，１２はインバータ回路，＋３（ｄ
Ｄタイプフリップフロップ回路，１４．１５はアンド回
路，１６はモデムのＣＤ信号に接続される端子である。
りビット測定回路、６は送信データ発生回路，７はエラ
ービット照合回路，８はモデムのＲＳ信号に接続される
端子，９はモデムのＳＤ信号に接続されるＶ：Ｍ子，１
０はモデムのＲＤ信号に接続される端子，ＩＩは誤りビ
ット測定用スイッチ，１２はインバータ回路，＋３（ｄ
Ｄタイプフリップフロップ回路，１４．１５はアンド回
路，１６はモデムのＣＤ信号に接続される端子である。
以下この動作について説明する。
誤りビット測定を行なう時，自局と相手局で先に自局で
誤りビット測定用スイッチ１１を閉じた場合を仮定する
。誤りビット測定用スイッチｌ１を閉しるとインバータ
回路１２の出力はＬｏｗからＨｉｇｈに変化する。この
とき相手局はまた誤りビット測定を行なっていないので
．自局は変調信号を受信していない，つまりモデムのＣ
Ｄ信号はＯＦＦである。したがってモデムのＣＤ信号に
接続される端子１６まＬｏｗであり，Ｄタイプフリップ
フロップ回路１３のＤ入力端子もＬｏｗである。この状
態でＴ入力端子がＬｏｗからＨｉ ｇｈに変化するから
，Ｑ出力端子はＨ ｉ ｇ ｈとなり，アンド回路ｌ４
でインバータ回路１２の出力とＡＮＤ条件がとられ，モ
デムのＲＳ信号に接続された端子８をＨｉｇｈとし，ま
た送信デタ発生回路６を動作させる。
誤りビット測定用スイッチ１１を閉じた場合を仮定する
。誤りビット測定用スイッチｌ１を閉しるとインバータ
回路１２の出力はＬｏｗからＨｉｇｈに変化する。この
とき相手局はまた誤りビット測定を行なっていないので
．自局は変調信号を受信していない，つまりモデムのＣ
Ｄ信号はＯＦＦである。したがってモデムのＣＤ信号に
接続される端子１６まＬｏｗであり，Ｄタイプフリップ
フロップ回路１３のＤ入力端子もＬｏｗである。この状
態でＴ入力端子がＬｏｗからＨｉ ｇｈに変化するから
，Ｑ出力端子はＨ ｉ ｇ ｈとなり，アンド回路ｌ４
でインバータ回路１２の出力とＡＮＤ条件がとられ，モ
デムのＲＳ信号に接続された端子８をＨｉｇｈとし，ま
た送信デタ発生回路６を動作させる。
またＤタイプフリップフロップ回路１３のＱ出力がＬｏ
ｗとなるからアンド回路１５で条件かととのわず，エラ
ービット照合回路は動作させない。つまり，自局は送信
状態となることになる。
ｗとなるからアンド回路１５で条件かととのわず，エラ
ービット照合回路は動作させない。つまり，自局は送信
状態となることになる。
次に相手局の誤りビット測定スイッチ１１を閉した場合
，既に自局が送信状態にあり．変調波を送出しているた
め，相手局モデムのＣＩ）信号はＯＮしており，Ｄタイ
プフリップフロップ回路１３のＤ入力端子はＨｇｈとな
っている。従って誤りビット測定スイッチ１１を閉じた
時，Ｄタイプフリップフロップ回路１３のＱ出力はＨ
ｉ ｇ ｈとなり，インバータ回路１２の出力とでアン
ド回路ｌ５にて条件がととのい，エラービット照合回路
７を動作させてエラービットをカウント表示する。また
Ｑ出力はＬｏｗになるため，ＡＮＤ回路で条件が成立せ
ず，モデムのＲＳ信号をＯＮにしない。つまり，相手局
は受信状態となる。
，既に自局が送信状態にあり．変調波を送出しているた
め，相手局モデムのＣＩ）信号はＯＮしており，Ｄタイ
プフリップフロップ回路１３のＤ入力端子はＨｇｈとな
っている。従って誤りビット測定スイッチ１１を閉じた
時，Ｄタイプフリップフロップ回路１３のＱ出力はＨ
ｉ ｇ ｈとなり，インバータ回路１２の出力とでアン
ド回路ｌ５にて条件がととのい，エラービット照合回路
７を動作させてエラービットをカウント表示する。また
Ｑ出力はＬｏｗになるため，ＡＮＤ回路で条件が成立せ
ず，モデムのＲＳ信号をＯＮにしない。つまり，相手局
は受信状態となる。
以上説明した例は自局を先に誤りビット測定用スイッチ
をＯＮした場合であるが，逆に相手局を先に誤りビット
測定スイッチをＯＮした場合には，相手局か送信状態と
なり，自局は受信状態となる。
をＯＮした場合であるが，逆に相手局を先に誤りビット
測定スイッチをＯＮした場合には，相手局か送信状態と
なり，自局は受信状態となる。
また，誤りビット測定中に相手局と自局の送信状態と受
信状態を交代させるには送信状態にある局の誤りビット
測定用スイッチをＯＦＦとし，次に受信状態にある局の
誤りビット測定用スイッチを一旦ＯＦＦとして再びＯＮ
とし，その後以前送信状態にあった局の誤りビット測定
スイッチをＯＮにずればよい。
信状態を交代させるには送信状態にある局の誤りビット
測定用スイッチをＯＦＦとし，次に受信状態にある局の
誤りビット測定用スイッチを一旦ＯＦＦとして再びＯＮ
とし，その後以前送信状態にあった局の誤りビット測定
スイッチをＯＮにずればよい。
送信状態にあるか受信状態にあるかを判定するにはＣＤ
信号もしくはＣＤ信号のランプ表示を見ればよい。ＯＮ
であれば受信状態であり，ＯＦＦであれば送信状態であ
る。
信号もしくはＣＤ信号のランプ表示を見ればよい。ＯＮ
であれば受信状態であり，ＯＦＦであれば送信状態であ
る。
また実施例ではスイッチによる手動にて制御を行なう例
であるが，電気的信号で制御する場合には，スイッチ１
１，プルアップ抵抗器Ｒ ，インバータ回路１２をとり
除き，第２図でインバータ回路１２の出力側の位置に制
御信号を入れれば同様に動作を行なわせることが可能で
ある。
であるが，電気的信号で制御する場合には，スイッチ１
１，プルアップ抵抗器Ｒ ，インバータ回路１２をとり
除き，第２図でインバータ回路１２の出力側の位置に制
御信号を入れれば同様に動作を行なわせることが可能で
ある。
以上説明したごとく本発明によれば，エラービット測定
を２線式で使用する場合，１つのスイッチにて自局，相
手局を送信もしくは受信状態に設定でき，また一旦設定
した状態からの変更も可能である。更に自局，相手局が
ともに送信もしくは受信の状態になるといったとともな
い。
を２線式で使用する場合，１つのスイッチにて自局，相
手局を送信もしくは受信状態に設定でき，また一旦設定
した状態からの変更も可能である。更に自局，相手局が
ともに送信もしくは受信の状態になるといったとともな
い。
エッジトリガのフリップフロップ回路を用いることによ
り，スイッチのＯＮした瞬間に送信もしくは受信状態か
決定するため，誤りビット測定中に回線にて発生した瞬
断等の影響を誤動作をひき起こすこともない。
り，スイッチのＯＮした瞬間に送信もしくは受信状態か
決定するため，誤りビット測定中に回線にて発生した瞬
断等の影響を誤動作をひき起こすこともない。
第１図は従来の誤りビット測定制御回路，第２図は本発
明の一実施例である。 ５：誤りビット測定回路，６：送信データ発生回路，７
：エラービット照合回路，８：変復調装置のＲＳ信号に
接続される端子，９：変復調装置のＳＤ信号に接続され
る端子、１０；変復調装置のＲＤ信号に接続される端子
、１１：誤りビット測定用スイッチ，１２：インバータ
回路，１３：Ｄタイプフリップフロップ回路，１４．１
５：アンド回路，１６：変復調装置のＣＤ信号に接続さ
れる端子。
明の一実施例である。 ５：誤りビット測定回路，６：送信データ発生回路，７
：エラービット照合回路，８：変復調装置のＲＳ信号に
接続される端子，９：変復調装置のＳＤ信号に接続され
る端子、１０；変復調装置のＲＤ信号に接続される端子
、１１：誤りビット測定用スイッチ，１２：インバータ
回路，１３：Ｄタイプフリップフロップ回路，１４．１
５：アンド回路，１６：変復調装置のＣＤ信号に接続さ
れる端子。
Claims (1)
- 変復調装置に接続される誤りビット測定回路において、
変復調装置からのＣＤ（キャリヤ検出）信号のＯＮ／Ｏ
ＦＦ状態を誤りビット測定開始時に記憶し、そのＯＮ／
ＯＦＦ状態によって誤りビット測定回路の送信部だけも
しくは受信部だけを動作させるかを決定することを特徴
とする誤りビット測定制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17102482A JPS5962239A (ja) | 1982-10-01 | 1982-10-01 | 誤りビツト測定制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17102482A JPS5962239A (ja) | 1982-10-01 | 1982-10-01 | 誤りビツト測定制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5962239A true JPS5962239A (ja) | 1984-04-09 |
Family
ID=15915671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17102482A Pending JPS5962239A (ja) | 1982-10-01 | 1982-10-01 | 誤りビツト測定制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5962239A (ja) |
-
1982
- 1982-10-01 JP JP17102482A patent/JPS5962239A/ja active Pending
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