JPS5963766A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5963766A JPS5963766A JP57175551A JP17555182A JPS5963766A JP S5963766 A JPS5963766 A JP S5963766A JP 57175551 A JP57175551 A JP 57175551A JP 17555182 A JP17555182 A JP 17555182A JP S5963766 A JPS5963766 A JP S5963766A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- memory
- regions
- impurity
- film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体メモリ装置に係り、特に、フローティ
ング・ゲート・アバランシ・インジェクション・メタル
・オキサイド・セミコンダクタ（Ｆｌｏａｔｉｎｇ ｇ
ａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃｔｉｏｎ Ｍ
ｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
：、ＦＡＭＯ８）などの電荷蓄積機構を有する電界効果
形トランジスタを用いた不揮発性の半導体メモリ装置の
改良に関するものである０ 絶縁膜中に埋め込まれたフローティングゲートに電荷を
注入して、情報を保持する電界効果形トランジスタは通
常その構造およびその利用する物理現象からＦＡＭＯ８
と呼ばれている。以下このＦＡＭＯ８を例に挙りて説明
する。
ング・ゲート・アバランシ・インジェクション・メタル
・オキサイド・セミコンダクタ（Ｆｌｏａｔｉｎｇ ｇ
ａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃｔｉｏｎ Ｍ
ｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
：、ＦＡＭＯ８）などの電荷蓄積機構を有する電界効果
形トランジスタを用いた不揮発性の半導体メモリ装置の
改良に関するものである０ 絶縁膜中に埋め込まれたフローティングゲートに電荷を
注入して、情報を保持する電界効果形トランジスタは通
常その構造およびその利用する物理現象からＦＡＭＯ８
と呼ばれている。以下このＦＡＭＯ８を例に挙りて説明
する。
第１図はこのＦＡＭＯ８の構造をボす断面図てある。図
示のように、半導体基板＋１１にソース（２）およびド
レイン（３）が形成され、このソース（２）およびドレ
イン（３）にまたがって基板（１）の上にフローティン
グゲート（４）およびコントロールゲート（５）が絶縁
膜（６）内に埋め込１れた形で形成されている。基板（
１）およびソース（２）を接地電位に保ち、ドレイン（
３）オよひコンｌロールゲート（５）に高霜１圧を印加
し、ドレイン（３）の近傍でアバランシェ・ブレイクダ
ウン現象を生せしめる。そうすると、フローティングゲ
ート（４）に電子が注入され、このＦＡＭＯ８のしきい
値が変化する。このようにしてＦＡＭＯＥＩへの書き込
みが行なわれる。注入された電子はフローティングゲー
ト（４）が絶縁膜（６）に囲まれているので、ここに保
持される。消去は紫外線を照射して、電子にエネルキー
を与え、電子を放出させＦＡＭＯ８のし外い値を元に戻
すことで行なわれる。
示のように、半導体基板＋１１にソース（２）およびド
レイン（３）が形成され、このソース（２）およびドレ
イン（３）にまたがって基板（１）の上にフローティン
グゲート（４）およびコントロールゲート（５）が絶縁
膜（６）内に埋め込１れた形で形成されている。基板（
１）およびソース（２）を接地電位に保ち、ドレイン（
３）オよひコンｌロールゲート（５）に高霜１圧を印加
し、ドレイン（３）の近傍でアバランシェ・ブレイクダ
ウン現象を生せしめる。そうすると、フローティングゲ
ート（４）に電子が注入され、このＦＡＭＯ８のしきい
値が変化する。このようにしてＦＡＭＯＥＩへの書き込
みが行なわれる。注入された電子はフローティングゲー
ト（４）が絶縁膜（６）に囲まれているので、ここに保
持される。消去は紫外線を照射して、電子にエネルキー
を与え、電子を放出させＦＡＭＯ８のし外い値を元に戻
すことで行なわれる。
めでみる。いま、コントロールゲート（５）の電位をｖ
Ｃｏ Ｉソース（２）の電位をｖｓ、ドレイン（３）の
電位を■８．フローティングゲート（４）の電位をＶ、
。。
Ｃｏ Ｉソース（２）の電位をｖｓ、ドレイン（３）の
電位を■８．フローティングゲート（４）の電位をＶ、
。。
コントロールケート（５）トフローティンｙゲ、−ト（
４）との間の容量を０２．フローティングゲート（４）
とドレイン（３）との曲の容量を０３．フローデインク
ゲ−Ｈ４）と基板ｆｉ＋との間の容量を０１．フローテ
ィンｙゲ−）＋４１にある電荷量をＱとすると、ｃ 、
（ｖ、ｏ−ＶＳ） ＋ｃ２（ｖ、 ｏ−ｖ、 。）−
１−０３（Ｖ、、−Ｖｏ）−ｏ、＝ｏ−−−〔ｌ〕が成
立する。ここで、Ｖ ： ７．５Ｖ 、 Ｖ、 ＝
ＩＶのとＧ き、■ＦＯがちょうど０．３Ｖ程度となり、ソース（２
）とドレイン（３）との間にチャネルが形成されると仮
定し、例えば、Ｃ２＝ ２５６．２Ｘ１０” Ｆ 、
Ｃ３＝ ８．８８Ｘ１０−１６Ｆ 、 Ｃ、−４０２
，４Ｘ１．ＯＦとすれば、Ｃｌ３式がらＱ＝７．４０！
＋０．４Ｇ −０，６０＝１８３’７．６９２Ｘ
ｌＯ（クーロン）２ ３ １ となる。電子１個当シの電荷を１．６０２Ｘ１０ ク
ーロンとすると、 Ｎ＝１８３７．６９２Ｘ１０ ／１．６０２ＸＩＯ
＃１．１５ｘｘｏ（（ｌｉＤすなわち、１つのフローデ
ィングゲート（４）に約１１５万個の電子が蓄積されて
いることになる。この電子が保持されているうちはソー
ス（２）とドレイン（３）との間にチャネル形成を非常
に困難としており、コントロールゲート（５）に７．５
Ｗ以上の電圧を印加しないとチャネルは形成されない。
４）との間の容量を０２．フローティングゲート（４）
とドレイン（３）との曲の容量を０３．フローデインク
ゲ−Ｈ４）と基板ｆｉ＋との間の容量を０１．フローテ
ィンｙゲ−）＋４１にある電荷量をＱとすると、ｃ 、
（ｖ、ｏ−ＶＳ） ＋ｃ２（ｖ、 ｏ−ｖ、 。）−
１−０３（Ｖ、、−Ｖｏ）−ｏ、＝ｏ−−−〔ｌ〕が成
立する。ここで、Ｖ ： ７．５Ｖ 、 Ｖ、 ＝
ＩＶのとＧ き、■ＦＯがちょうど０．３Ｖ程度となり、ソース（２
）とドレイン（３）との間にチャネルが形成されると仮
定し、例えば、Ｃ２＝ ２５６．２Ｘ１０” Ｆ 、
Ｃ３＝ ８．８８Ｘ１０−１６Ｆ 、 Ｃ、−４０２
，４Ｘ１．ＯＦとすれば、Ｃｌ３式がらＱ＝７．４０！
＋０．４Ｇ −０，６０＝１８３’７．６９２Ｘ
ｌＯ（クーロン）２ ３ １ となる。電子１個当シの電荷を１．６０２Ｘ１０ ク
ーロンとすると、 Ｎ＝１８３７．６９２Ｘ１０ ／１．６０２ＸＩＯ
＃１．１５ｘｘｏ（（ｌｉＤすなわち、１つのフローデ
ィングゲート（４）に約１１５万個の電子が蓄積されて
いることになる。この電子が保持されているうちはソー
ス（２）とドレイン（３）との間にチャネル形成を非常
に困難としており、コントロールゲート（５）に７．５
Ｗ以上の電圧を印加しないとチャネルは形成されない。
フローティングゲート（４）を囲む絶縁膜（６）に欠陥
などが存在すると、そこから電子が逃は情報が消失して
しまう。
などが存在すると、そこから電子が逃は情報が消失して
しまう。
ＦＡＭＯ８の情報消失のメカニズムとしてはもう一つあ
る。それは、フローティングゲート（４）に保持された
電子に引かれて０イオンがフローティングゲート（４）
近傍に蓄積されるメカニズムである。
る。それは、フローティングゲート（４）に保持された
電子に引かれて０イオンがフローティングゲート（４）
近傍に蓄積されるメカニズムである。
第２図はＦＡＭＯ８の第１図の断面とは直角方向の面で
の断面図で、（７）は分離用絶縁層である。ＦＡＭＯ８
のどこか〔例えば、基板ｆｌｌ中、分離用絶縁Ｊ命（７
）上〕に可動Ｏイオンが存在すると、これはフローティ
ングゲート（４）中の電子が作る電界によって図に破線
矢印で示すように移動し、フローティングゲート（４）
の近傍に蓄積される。このｔＶ ３Ｗされた■イオンの
電荷はフロ−ティングゲート１子の効果を相殺する。従
って、フローティングゲ−） ＋４１中の電荷は減少し
ないのに、全体として、この電子が逃けたと同じ効果を
及はし、記憶情報を消失するに至る。
の断面図で、（７）は分離用絶縁層である。ＦＡＭＯ８
のどこか〔例えば、基板ｆｌｌ中、分離用絶縁Ｊ命（７
）上〕に可動Ｏイオンが存在すると、これはフローティ
ングゲート（４）中の電子が作る電界によって図に破線
矢印で示すように移動し、フローティングゲート（４）
の近傍に蓄積される。このｔＶ ３Ｗされた■イオンの
電荷はフロ−ティングゲート１子の効果を相殺する。従
って、フローティングゲ−） ＋４１中の電荷は減少し
ないのに、全体として、この電子が逃けたと同じ効果を
及はし、記憶情報を消失するに至る。
第３図はｙＡＭｏｓを用いたメモリ装置の一例を示すブ
ロック措成図で、（１０１はＦ’ Ａ Ｍ ＯＥｌをマ
トリクス状に配列したメモリアレイ、（１１）はアドレ
ス入力端子、（ｌｚ）はアドレスバッファ、（＋３）け
アドレスデコーダ、Ｈはデータ入出力回路、（１５）は
データ入出力端子、（１ωはプログラム制御回路、（１
ηはプログラム制御４６号入力端子である。
ロック措成図で、（１０１はＦ’ Ａ Ｍ ＯＥｌをマ
トリクス状に配列したメモリアレイ、（１１）はアドレ
ス入力端子、（ｌｚ）はアドレスバッファ、（＋３）け
アドレスデコーダ、Ｈはデータ入出力回路、（１５）は
データ入出力端子、（１ωはプログラム制御回路、（１
ηはプログラム制御４６号入力端子である。
近年、メモリの製造技術が進歩し、微細加工が可能とな
り、これに伴って、メモリの記憶容量が人外＜ ｔ、Ｃ
ってきている。すなわち、第３図のメモリアレイ（１１
＋ｌに含まれるトランジスタの数が飛躍的に増加してき
ている。その結果、情報書き込み後のメモリアレイ（１
０）に蓄えられる電子の、獣も多くなっている。例えば
、６４キロビツトのメモリアレイでは前述のメモリトラ
ンジスタを用いるとすれば、最大時には １’、１５０．０００個Ｘ ’６４．０００＝１．３Ｘ
ＩＯ個の電子となり、可動イオンに対する引力も大巻な
ものになっている。また、メモリ容量が更に大きくなれ
ば、−凧・大きい問題となる。
り、これに伴って、メモリの記憶容量が人外＜ ｔ、Ｃ
ってきている。すなわち、第３図のメモリアレイ（１１
＋ｌに含まれるトランジスタの数が飛躍的に増加してき
ている。その結果、情報書き込み後のメモリアレイ（１
０）に蓄えられる電子の、獣も多くなっている。例えば
、６４キロビツトのメモリアレイでは前述のメモリトラ
ンジスタを用いるとすれば、最大時には １’、１５０．０００個Ｘ ’６４．０００＝１．３Ｘ
ＩＯ個の電子となり、可動イオンに対する引力も大巻な
ものになっている。また、メモリ容量が更に大きくなれ
ば、−凧・大きい問題となる。
この発明は以上のような点に鑑みてなされたもノテ、メ
％ ＩＪアレイ以外の部分からの■イオンの進行を阻止
するようにすることによって、記憶保持の時間を長くし
、＠軸度の高い半導体メモリ装置を提供することを目的
としている。
％ ＩＪアレイ以外の部分からの■イオンの進行を阻止
するようにすることによって、記憶保持の時間を長くし
、＠軸度の高い半導体メモリ装置を提供することを目的
としている。
第４図はこの発明の一実施例を示す平面図で、半導体基
板ｔｌｉの上に第３図のメモリ装置を構成したときの集
積回路チップのｌ／イアウドを示したものである。第３
図と同一符号は同等部分を示す。
板ｔｌｉの上に第３図のメモリ装置を構成したときの集
積回路チップのｌ／イアウドを示したものである。第３
図と同一符号は同等部分を示す。
Ｈはメモリアレイ（１０１におけるＦ Ａ Ｍ、 ＯＳ
のソースおよびドレインを形成する不純物と同じ伝導形
の不純物拡散層で、（則は不純物拡散層（１＠と電気的
に接続されたアルミニウム、モリブデン等の導電体層で
あって、ともにメモリアレＷ （１（＋＋を完全に環状
にとり囲んで環状価域（ｇｊｉを構成している。
のソースおよびドレインを形成する不純物と同じ伝導形
の不純物拡散層で、（則は不純物拡散層（１＠と電気的
に接続されたアルミニウム、モリブデン等の導電体層で
あって、ともにメモリアレＷ （１（＋＋を完全に環状
にとり囲んで環状価域（ｇｊｉを構成している。
餓５図はメモリアレイ（＋０１の端部のＦ Ａ Ｍ Ｏ
Ｓと、これに隣接する上記不純物拡散１４０１４および
導電体層Ｏ旬の一部との構成を示す拡大部分断面図で′
ある。
Ｓと、これに隣接する上記不純物拡散１４０１４および
導電体層Ｏ旬の一部との構成を示す拡大部分断面図で′
ある。
このように構成されているので、メモリアレイ（１ｏ）
の外部（第６図では右側方向）に存在する可動Ｏイオン
はフローティグゲート（４）の電子θがつくる電界によ
って左方へ移動してくるが、不純物拡散層（国、導電体
層Ｑ９）が設けられており、半導体基板ｉｌｌ中の可動
［有］イオンは不純物拡散層（１〜に、また、半導体基
板ｉｌ＋の表面′または表面上の可動■イオンは導電体
７６！（＋９＋によって遮へいされ、ＦＡＭＯＳからの
′電界のこの位１シから左方へ及ぼす効果は極めて少な
くなる。この不純物拡散層０樟および導電体層（Ｉ９）
をメモリ装置の基準電位（通常は接地電位）に保つこと
は可動■イオンをすみやかに放出するのに有効である。
の外部（第６図では右側方向）に存在する可動Ｏイオン
はフローティグゲート（４）の電子θがつくる電界によ
って左方へ移動してくるが、不純物拡散層（国、導電体
層Ｑ９）が設けられており、半導体基板ｉｌｌ中の可動
［有］イオンは不純物拡散層（１〜に、また、半導体基
板ｉｌ＋の表面′または表面上の可動■イオンは導電体
７６！（＋９＋によって遮へいされ、ＦＡＭＯＳからの
′電界のこの位１シから左方へ及ぼす効果は極めて少な
くなる。この不純物拡散層０樟および導電体層（Ｉ９）
をメモリ装置の基準電位（通常は接地電位）に保つこと
は可動■イオンをすみやかに放出するのに有効である。
環状領域留１）の外側から移動■イオンが供給される場
合は上記実施例の構成の効果は非常に大きく、第６図は
その効果を示す特性図で、この発明の構成を有しない従
来のものでは破線的ｔ’ｆｆｌ Ａに示すように、メモ
リトランジスタのしきい値゛市、圧〔フローティングゲ
ート（４）中の電子の量−に比例する。〕が２００ｈｒ
ｔでに急激に下るのに対して、この実施例のものは笑
組曲＋ＭＢに示すように５００ｈｒ経ても減衰は殆んど
ない。
合は上記実施例の構成の効果は非常に大きく、第６図は
その効果を示す特性図で、この発明の構成を有しない従
来のものでは破線的ｔ’ｆｆｌ Ａに示すように、メモ
リトランジスタのしきい値゛市、圧〔フローティングゲ
ート（４）中の電子の量−に比例する。〕が２００ｈｒ
ｔでに急激に下るのに対して、この実施例のものは笑
組曲＋ＭＢに示すように５００ｈｒ経ても減衰は殆んど
ない。
上記実施例ではフローティングゲート形メモリ装置につ
いて説明したが、例えばＭＮＯＳ（ＭｅｔａｌＮｉｔｒ
ｉｄｅ Ｏｘｉ＋ｉｅ ５ｅｒｎｉｃｏｎｄｕｃｔｏｒ
）など電荷を蓄積できるメモリ装置には広くこの発明は
適用できる０以上説明したように、この発明の半導体メ
モリ装置ではメモリアレイの周囲を囲んでメモリトラン
ジスタのソース、ドレイン２同じ伝導形の不純物導入層
とこれに沿って形成され電気的に接続された導電体層を
設けたのでメモリアレイ部への外部からの電荷の流入に
よる記憶電荷の減衰は防止され＠軸度を高くすることが
できる。
いて説明したが、例えばＭＮＯＳ（ＭｅｔａｌＮｉｔｒ
ｉｄｅ Ｏｘｉ＋ｉｅ ５ｅｒｎｉｃｏｎｄｕｃｔｏｒ
）など電荷を蓄積できるメモリ装置には広くこの発明は
適用できる０以上説明したように、この発明の半導体メ
モリ装置ではメモリアレイの周囲を囲んでメモリトラン
ジスタのソース、ドレイン２同じ伝導形の不純物導入層
とこれに沿って形成され電気的に接続された導電体層を
設けたのでメモリアレイ部への外部からの電荷の流入に
よる記憶電荷の減衰は防止され＠軸度を高くすることが
できる。
第１図はＦＡＭＯＳの構造を示す断面図、第２図はＦ
Ａ Ｍ ＯＳの第１図の断面とは直角方向の面での断面
図、第３図はＦＡＭＯＳを用いたメそす装置の一例を示
すブロック構成図、第４図はこの発明の一実施例を示す
平面図、第５図はこの実施例におけるメモリアレイの端
部近傍の構造を示す拡大部分断面図、第６図はこの発明
の効果を示す特性図である。 図において、（１）は半導体基板、（２）はソース、（
３）はドレイン、（４）はフローティングゲート、（５
）はコントロールゲー１−．１０１はメモリアレイ、０
２）はアドレスバッファ、（１ｍはアドレスデコーダ、
（１４）はデータ人出力バツファ、（１〜は不純物導入
層、θ９）は導電体層、媚は環状領域でおる。 なお、図中同一符号は同−一または相当部分を示す０ 代理人 葛 野 化 −（外１名）第１図 第２図 ２．３ 第３図 第４図 ２／１ 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５１−１７５５５１号２
、発明の名称 半導体メモリ装置３、補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄 ６、補正の内容 ｆｉ＋ 明細書の特許請求の範囲を添付別紙記載の通
りに訂正する。 ７、添付書類の目録 訂正後の特許請求の範囲を示す書面 １通以上 特許請求の範囲 ＋ｌ） ソース、トレイン、コントロールゲートおよ
びこのコントロールゲートの直下の絶縁膜内に設けられ
た電荷保持機構を有し上記電荷保持機構に電荷を保持し
または保持しないことによって情報を記憶する電界効果
トランジスタを複数個マトリックス状に配列したメモリ
アレイと、少なくともアドレス選択回路およびデータ入
出力回路を有する周辺回路とが１つの半導体基板上に構
成されたものにおいて、上記メモリアレイの周囲を囲み
上記周辺回路と隔てるように上記半導体基板の表面部に
形成され上記ソースおよびドレインと同一伝導形を有す
る不純物導入層と、この不純物導入層に沿って上記半導
体基板の表面上に形成され上記不純物導入層に“電気的
に接続された導電体層とを備えたことを特徴とする半導
体メモリ装置。 （２）不純物導入層と導電体層とをメモリ装置の基準電
位点に接続したことを特徴とする特許請求の範囲第１項
記載の半導体メモリ装置。 （３） メモリ装置の基準電位が接地電位であること
を特徴とする特許請求の範囲第２項記載の半導体メモリ
装置。
Ａ Ｍ ＯＳの第１図の断面とは直角方向の面での断面
図、第３図はＦＡＭＯＳを用いたメそす装置の一例を示
すブロック構成図、第４図はこの発明の一実施例を示す
平面図、第５図はこの実施例におけるメモリアレイの端
部近傍の構造を示す拡大部分断面図、第６図はこの発明
の効果を示す特性図である。 図において、（１）は半導体基板、（２）はソース、（
３）はドレイン、（４）はフローティングゲート、（５
）はコントロールゲー１−．１０１はメモリアレイ、０
２）はアドレスバッファ、（１ｍはアドレスデコーダ、
（１４）はデータ人出力バツファ、（１〜は不純物導入
層、θ９）は導電体層、媚は環状領域でおる。 なお、図中同一符号は同−一または相当部分を示す０ 代理人 葛 野 化 −（外１名）第１図 第２図 ２．３ 第３図 第４図 ２／１ 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５１−１７５５５１号２
、発明の名称 半導体メモリ装置３、補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄 ６、補正の内容 ｆｉ＋ 明細書の特許請求の範囲を添付別紙記載の通
りに訂正する。 ７、添付書類の目録 訂正後の特許請求の範囲を示す書面 １通以上 特許請求の範囲 ＋ｌ） ソース、トレイン、コントロールゲートおよ
びこのコントロールゲートの直下の絶縁膜内に設けられ
た電荷保持機構を有し上記電荷保持機構に電荷を保持し
または保持しないことによって情報を記憶する電界効果
トランジスタを複数個マトリックス状に配列したメモリ
アレイと、少なくともアドレス選択回路およびデータ入
出力回路を有する周辺回路とが１つの半導体基板上に構
成されたものにおいて、上記メモリアレイの周囲を囲み
上記周辺回路と隔てるように上記半導体基板の表面部に
形成され上記ソースおよびドレインと同一伝導形を有す
る不純物導入層と、この不純物導入層に沿って上記半導
体基板の表面上に形成され上記不純物導入層に“電気的
に接続された導電体層とを備えたことを特徴とする半導
体メモリ装置。 （２）不純物導入層と導電体層とをメモリ装置の基準電
位点に接続したことを特徴とする特許請求の範囲第１項
記載の半導体メモリ装置。 （３） メモリ装置の基準電位が接地電位であること
を特徴とする特許請求の範囲第２項記載の半導体メモリ
装置。
Claims (1)
- 【特許請求の範囲】 （１） ソース、ドレイン、コントロールケートお≠
≠ミミに電荷を保持しまたは保持しないことによって情
報を記憶する電界効果トランジスタを複を有する周辺回
路とが１つの半導体基板上に構成されたものにおいて、
上記メモリアレイの周囲を囲み上記周辺回路と隔てるよ
うに上記半導体基板の表面部に形成され上記ソースおよ
びドレインと同一伝導形を有する不純物導入層と、この
不純物導入層に沿って上記半導体基板の表面上に形成さ
れ上記不純物Ｊ−に電気的に接続された導電体層とを備
えたことを特徴とする半導体メモリ装置。 （２１不純物導入層と導電体層とをメモリ装置の基準電
位点に接続したことを特徴とする特許請求の範囲第１項
記載の半導体メモリ装置。 （３）、メモリ装置の基準電位が接地電位であることを
特徴とする特許請求の範囲第２項記載の半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175551A JPS5963766A (ja) | 1982-10-04 | 1982-10-04 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175551A JPS5963766A (ja) | 1982-10-04 | 1982-10-04 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963766A true JPS5963766A (ja) | 1984-04-11 |
Family
ID=15998052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175551A Pending JPS5963766A (ja) | 1982-10-04 | 1982-10-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963766A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10447775B2 (en) | 2010-09-30 | 2019-10-15 | A10 Networks, Inc. | System and method to balance servers based on server load status |
| US10484465B2 (en) | 2011-10-24 | 2019-11-19 | A10 Networks, Inc. | Combining stateless and stateful server load balancing |
| US10516577B2 (en) | 2012-09-25 | 2019-12-24 | A10 Networks, Inc. | Graceful scaling in software driven networks |
| US11005762B2 (en) | 2013-03-08 | 2021-05-11 | A10 Networks, Inc. | Application delivery controller and global server load balancer |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4843881A (ja) * | 1971-10-07 | 1973-06-25 | ||
| JPS5122379A (ja) * | 1974-08-19 | 1976-02-23 | Sony Corp |
-
1982
- 1982-10-04 JP JP57175551A patent/JPS5963766A/ja active Pending
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