JPS59500343A - 電気的に改変可能の不揮発性浮動ゲ−ト記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電気的に改変可能の不揮発性浮動 ゲート記憶装置 この発明は一般に半導体記憶装置に関し、特に電気的に改変可能の不揮発性浮動 ゲート記憶装置に関する。

マイクロプロセッサを基本とする諸方式並びにそれに関連する技術分野では、長 い間電気的に改変可能のリードオンリーメモＵ（ＥＡＲ○１φ）素子が要求づれ ており、このような素子を用いた多くの装置がある程度その要求を満して来たが 、電算機の性格が複雑化し、高速大容量を要求されると共に、プログラミングす なわち「書込み」が容易で、場合によってはその装置の再プロゲラミンク（「消 去」と「再書込み」）が可能な高密度記ＴＩ！装置の必要が生じている。このた め現在設計技術者の利用し得る装置は、不揮発性は有するが、後述のようにこの 発明により解決される固有の欠点を持っている。

この装置の１つ（′ｉ浮動ゲート電子なだれ金属酸化物半導体（ＦＡＩ＼４０Ｓ ）装置の部類に属し、この形式の装置の特長は、電力が欠乏または中断したとき でもあらゆる外部電流に無関係に記憶情報を維持することである。この装置は外 部電力に全く依存しないため、装置を再付勢する必要もなく、これが電力の暑し い節約１ｃなる。

この浮動ゲート型の装置は普通所定の導電型の基板の表面に形成された反対導電 型のンーヌおよびドレン領域を有し、その基板表面のソース領域とドレン領域の 間にゲー）１％体が形成されている。このゲート構体はまず基（２） 成し、さらにこの浮動ゲートを完全に包囲してこれを装置の残部から絶縁する第 ２の絶縁層を形成した後、この上に（浮動ゲートの領域に）第２の導電層（普通 制御ゲートと呼ばれる）全形成することにより完成される。このような装置は例 えば米国特許第３５００１４２号明細書に開示されている。この装置の一大欠点 は浮動ゲートを荷電させるために必要な電子なだれ降伏を起すに要する電界が高 い上、その浮動ゲートの荷電を消去するために、装置全体に透明窓を設けてこれ をスペクトルの紫外線またはＸ線域のエネルギに曝露し得るようにしなければな らないことである。従って装置の全重荷を消去することなく１つの「ワード」だ け全消去することは極めて困°雌で、装置全体をプロゲラミンクし直す必要があ り、またその装置すなわちチップを機器から取外して消去をするのに約３０−４ ５分という極めて長い露出時間を要する。

最近電気的に改変可能の不揮発性浮動ゲート型リードオンリー記憶装置ができる ところまで技術が進歩して来た。このような記憶セルの１つが１９８０年２月２ ８日発行のエレクトロニクｙ、　（Ｅｌｅｃｔｒｏｎｉｃｓ　’）第１１３〜１ １７頁掲載のジョン７　ン（Ｗ、Ｓ、Ｊｏｈｎｓｏｎ　）等の論文「１６−Ｋ　 ＥＥ−ＰＲＯＭ　はバイト消去可能なプロクラム記憶用トンネル効果に依存する （１６−ＫＥＥＰＲＯＭ　Ｒｅ１ｉｅｓ　Ｏｎ　Ｔｕｎｎｅｌｎｇ　ｆｏｒ　Ｂ ｙｔｅ　−Ｅｒａｓａ、ｂｌｅ（３）　竹ノー日Ｒ５９−Ｒ５９−５００３４３ （２）Ｐｒｏ　Ｓｔｏｒａｇｅ　）　Ｊに詳述されている。この論文で著者心・ ま多結晶シリコン（ポリシリコン）浮動ゲートｔａを用いたセルがその多結晶シ リコンゲートと基板の間の薄イ酸化物層をファウラ・ノルドハイムのトンネル効 果で通過する電子（または正孔）により両件される「浮動ゲート型トンネル酸化 物」構造を説明している。この論文では第１図によって代表的な装置の側面が図 示説明されているが、これによると浮動ゲート部材は第１の多結晶シリコンレベ ル？示すが、この形式の構増を用いると、その第］の多結晶シリコンレベルが基 板に最も接近するため、その浮動ゲートが第２の多結晶シリコンレベルにより覆 われてこれから絶縁され、浮動ゲートと基板の間のキャパシタンスが過度に高く なる。第１および第２の多結晶シリコンレベル間の結合を緊密に保つためにはあ る面積の浮動ゲートが必要で、メーカーによってはこのｉｌおよび第２の多結晶 シリコンレベル間のキャパシタンスを実質的に低下させずに浮動ゲートと基板の 間のキャパシタンスを１氏下させるために第１の多結晶シリコンレベルの一部を エツチング除去するものもある。

新規形態の浮動ゲート記憶装置が記載されているが、それによるとその浮動ゲー トは第２レベルの多結晶シリコン浮動ゲートを基板から遮蔽するために慣習的な 第１の多結晶シリコンレベルの代りに第２の多結晶シリコンレベルを用い、第ル ベルの多結晶シリコンは開孔を設け、第２レベルの浮動ゲートをその開孔全通し て、その比較的小面積だけが基板に結合して書込みおよび消去の機能を行うよう になっている。この構造によって高い浮動ゲートと基板の間のキャパシタンスが 低下する。

コノ発明ノ不揮発性記憶セルはファウラ・ノルドハイムのトンネル効果上用いて 荷電される遮蔽浮動ゲート構体を備え、その浮動ゲートを基板から遮蔽する層が 、チャンネル領域に結合される浮動ゲートの通る「読取り窓」のある部分を除く チャンネル全体を覆っている。この正味の効果は読取り効率の向上である。

第１図はこの発明の原理によって作られた電気的に改変可能の不揮発性浮動ゲー ト記憶装置の平面図、第２図は第１図の新規な記憶装置の線２−２に沿う断面図 、第３図は第１図の新規な記憶装置の線３−３に沿う断面図である。

第１図、第２図および第３図には、Ｎ型基板ｌＯ内に形成されたＰ型ウェル１２ が示されている。このＰ型ウェル１２の表面にはこのウェルとは反対の型の導電 度変更イオンによシソーヌ領域１６とドレン領域１８が形成され、このソース領 域１６とドレン領域１８の間のＰ型ウェル１２内には、それぞれＮ型空乏域の形 成に充分な導電度変更剤を含むソース延長部２０および浮動ソース部２２を有す るチャンネル領域がある。その空乏域部２０．２２は読取シチャンネ、ル部２６ により分離され、空乏域２２とドレン領域１８はワニド線チャンネル部２６によ シ分離されている。Ｐ型ウェル１２０表面に１ｄフイールド酸化物領域１４があ って、ソース領域１６．ドレン領域１８、空乏領域２ｏ、２２およびチャンネル 部２４．２６から成る活性領域の限界を画定している。チャンネル領域の上には 多結晶シリコン（ポリシリコン）層３０すなわちワード線３ｏがワード線チャン ネル部２６に合せて配置され、厚さ約１０００人の酸化シリコン層２８によりそ れから絶縁されている。図中ワード線３０、Ｐ型ウェル等の間にある絶縁層のた めの斜影は図を明瞭にするため省略されている。チャンネル領域の残部の上には 遮蔽および制御ゲートとして働らき、読取りチャンネル部２４に一致した読取り 窓３４を有する多結晶シリコン層３２があり、遮蔽または制御ゲート部材３２は 厚さ約１０００人の絶縁層２８によりＰ型ウェル１２がら分離絶縁されている。

この層２８は一般に酸化シリコンである。多結晶シリコン制御ゲート部材３２の 上には浮動ゲート層を表わす多結晶シリコン層４０があり、その一部は読取り窓 ３４を通シ抜けている。浮動ゲート層４０は例えば厚さ約２５０ｏ人の酸化シリ コン絶縁−３８により制御ゲート部材３２から絶縁され、その読取り窓開孔３４ を通過した部分は厚さ約１０００人の絶縁層３６によりチャンネル領域の表面か ら絶縁されている。

この浮動ゲート層４ｏが読取り窓開孔３＋を通って基板１０に（Ｐ型ウェル１２ で）結合する部分音ここでは読取り窓と呼ぶ。

第１図に示すように、制菌ケート部材３２の表面は全（６） 体としてＵ字型を成し、読取シ窓開孔３４で画定された読取り窓を表わすＵ字型 開口部を有する。開孔４８とＮ型ドープ領域５０（第３図）は共に「書込み」お よび「消去」窓を表わす。

第１図に・示すように（第３図に略示するように）、接触部４２は金属プログラ ム線４４．を多結晶シリコン制御ゲート部材３２に電気的に接続して、付表に示 す電圧が線４４に印加されたとき、同じ電圧が制御ゲート部材３２にも印加され るようにする手段である。また接触部５６は金属線４６とドープされたドレン領 域１８の間に電気的オーム接触を与えるドレン接触部である。第３図に示すよう に、金属線４４並びに金属ドレン線４６は厚さ約６０００人の絶縁＠５４により 浮動ゲート層４０から分離絶縁されている。

書込み一消去機能は遮蔽部材３２内にお゛いて書込み一消去Ｎ型ドープ領域５０ の上にある開孔４８により与えられる。浮動ゲート層ΦＯの一部は遮蔽部材３２ の開孔４８を通り、厚さ約９０−１２０人の絶縁＠５２によりチャンネル領域の 表面から絶縁されている。

次表は浮動ゲート層４０上の任意の電荷の消去、書込みおよび読取りのため装置 の各素子に印加する電位を示す。表中で「消去」、「書込み」、「読取り」の表 示の下に示す各電位が「素子」の表示の下の各素子に印加されるのである。

表に示すように、装置を「消去」するにはまずドレン領域１８、ソース領域１６ およびワード線３ｏに２０　■の信号を印加すると共に、制御ゲート部材３２と Ｐ型ウェル１２をＯ■に保つ。この「消去」サイクルでは浮動ゲート層４０に正 電荷が生じ、これによって読取りチャンネル部２４が低閾値（高導通）状態にな る。この高導通状態で読取りチャンネル部２斗が反転し、空乏酸部２゜、２２が 導通すると、ワード線３ｏに適正な「読取り」電圧を印加してワード線チャンネ ル部２６を反転しない限り、ソース領域１６とドレン領域１８の間には電子流が 生じないことは明らかである。これによってその装置をそれが実際に消去されて い乙かどうが判定する便利な方法ができる。「書込み」には制御ゲート部材３２ とワード線３０に２０Ｖの信号を印加し、ドレンおよびソース領域１８．１６と Ｐ型ウェル１２に、Ｑ　Ｖを印加する。

これによって浮動ゲート層４ｏには負の電荷を生じ、このため読取りチャンネル 部２４が高閾値（低導通）状態になる。この低導通状態では、浮動ゲート層４ｏ の負電荷により読取りチャンネル部２４の反転が阻止され、空乏酸部２０．２２ 間またはソーヌ、ドレン領域１６．１８間に導通を生じない。装置の「読取り」 すなわちそのセルが高閾値状態にあるが低閾値状態にあるかの判定には、ドレン 領域１８、プログラム線４４およびワード線３０に５ｖを印加し、ソース領域と Ｐ型ウェル１２をＯ■に保つ。導通の表示は低閾値（高導通）状態の存在を意味 する。

以上この発明を多結晶シリコンの多層型について説明したが、この発明はこれに 限定されるものでなく、耐熱金属、耐熱金属珪化物等またはその任意の組合せに より形成された層のような他の種々の導電層を多結晶シリコン層３０．３２．４ ０の代りに用いることもできることは当業者に明らかである。

脅３図 国際調査報告

Claims (1)

1. 【特許請求の範囲】 互いに隔てられてその間に電流を保持するためのチャンネル領域を画定する第２ の導電型の第１および第２のドープ領域を表面に形成した第１の導電型の半導体 材料の基体と、この基体から絶縁された第１の導電層と、上記チャンネル領域と 第１の導電層から絶縁されてその上にある第２の導電層とを含み、上記第１の導 電層が上記第２の導電層が進入する第１の開孔を荷し、上記チャンネル領域の上 記第１のドープ領域に隣接する第１の部分が上記半導体基体の表面に互いに隔て られてその間に第１のチャンネル部分を画定するように形成された１対の空乏型 領域を有し、多結晶シリコンの第１の層内に上記第１のチャンネル部に整合して 第２の開孔が設けられ、この第２の開孔に上記第２の導電層が進入し、上記第２ ノトーブ領域に隣接して第２のチャンネル部が上記チャンネル領域の残部を占め るように配置され、この第２のチャンネル部から絶縁してその上に第３の導電層 が配置されて成る浮動ゲート記憶装置。