JPS596407B2 - 初期プログラムロ−ディング方式 - Google Patents
初期プログラムロ−ディング方式Info
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- JPS596407B2 JPS596407B2 JP55079882A JP7988280A JPS596407B2 JP S596407 B2 JPS596407 B2 JP S596407B2 JP 55079882 A JP55079882 A JP 55079882A JP 7988280 A JP7988280 A JP 7988280A JP S596407 B2 JPS596407 B2 JP S596407B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は中央処理装置ＣＰＵ側から初期プログラムをチ
ャネル装置に任意のアドレスと容量でローディングでき
るようにした初期プログラムローディング方式に関する
ものである。
ャネル装置に任意のアドレスと容量でローディングでき
るようにした初期プログラムローディング方式に関する
ものである。
従来の端末制御装置の構成の１例を第１図に示す。
すなわち、ＣＰＵＩから主メモリ２内の初期プログラム
を共通バスを介してチャネル装置ＣＭＣ３にローディン
グする。ＣＭＣ３は第２図の本発明の実施例で詳述する
ように、マイクロプロセッサＭＰＵＩＩと固定メモリＲ
０Ｍ１２と揮発性メモリＲＡＭ１３より成り、従来はＣ
ＰＵＩからの初期プログラムローディングＩＰＬコマン
ドをＭＰＵＩＩに送り、このコマンドに基づきＭＰＵＩ
ＩはＲＯＭ１２内の所定のプログラムにより、主メモリ
２内の固定領域に配置されるか、任意の領域に配置され
る初期プログラムをＣＭＣ３内のＲＡＭ１３にローディ
ングするように処理する。そしてチャネルバスを介して
サブチャネル部のラインアダプタ（ＬＡ０）４０、（Ｌ
ＡＩ）４２・・・（ＬＡＴ）４３のいずれかが選択され
、その出力によりＩ／Ｏが駆動制御される。このような
初期プログラムのローディングにおいては、ローディン
グされる初期プログラムのローディングされるメモリ１
３の格納先頭アドレスと大きさ（容量）すなわちレング
スはチャネル装置３内のＲＯＭ１２に固定的に記憶され
ているから、たとえば、Ｉ／Ｏが増設される場合等ロー
ディングするべきプログラムが増加すると、ＲＯＭ１２
の領域のローディングプログラムも変更する必要があり
、簡単には実施できないという欠点がある。
を共通バスを介してチャネル装置ＣＭＣ３にローディン
グする。ＣＭＣ３は第２図の本発明の実施例で詳述する
ように、マイクロプロセッサＭＰＵＩＩと固定メモリＲ
０Ｍ１２と揮発性メモリＲＡＭ１３より成り、従来はＣ
ＰＵＩからの初期プログラムローディングＩＰＬコマン
ドをＭＰＵＩＩに送り、このコマンドに基づきＭＰＵＩ
ＩはＲＯＭ１２内の所定のプログラムにより、主メモリ
２内の固定領域に配置されるか、任意の領域に配置され
る初期プログラムをＣＭＣ３内のＲＡＭ１３にローディ
ングするように処理する。そしてチャネルバスを介して
サブチャネル部のラインアダプタ（ＬＡ０）４０、（Ｌ
ＡＩ）４２・・・（ＬＡＴ）４３のいずれかが選択され
、その出力によりＩ／Ｏが駆動制御される。このような
初期プログラムのローディングにおいては、ローディン
グされる初期プログラムのローディングされるメモリ１
３の格納先頭アドレスと大きさ（容量）すなわちレング
スはチャネル装置３内のＲＯＭ１２に固定的に記憶され
ているから、たとえば、Ｉ／Ｏが増設される場合等ロー
ディングするべきプログラムが増加すると、ＲＯＭ１２
の領域のローディングプログラムも変更する必要があり
、簡単には実施できないという欠点がある。
本発明の目的はＣＰＵ側から増加分のプログラムをもチ
ャネル装置に簡単にローディングできるようにした初期
プログラムローディング方式を提供することである。
ャネル装置に簡単にローディングできるようにした初期
プログラムローディング方式を提供することである。
前記目的を達成するため、本発明の初期プログラムロー
ディング方式は中央処理装置ＣＰＵの主メモリに格納さ
れたプログラムを該ＣＰＵとは共通バスにより結合され
たチャネル装置のチャネルメモリにローディングする方
式において、前記主メモリ内のローディングされるべき
プログラムが格納されている領域の先頭アドレスと、前
記チヤネルメモリ内のローデイングされるべき領域の先
頭アドレスと、該領域の大きさを示すレングスとをＣＰ
Ｕよりチヤネル装置に指示する手段と、チヤネル装置に
前記先頭アドレスとレングスとに対応したチヤネルメモ
リの格納領域に前記プログラムをローデイングする回路
とを設け、チヤネル装置がＣＰＵから指示された格納領
域に前記プログラムをローデイングすることを特徴とす
るものである。
ディング方式は中央処理装置ＣＰＵの主メモリに格納さ
れたプログラムを該ＣＰＵとは共通バスにより結合され
たチャネル装置のチャネルメモリにローディングする方
式において、前記主メモリ内のローディングされるべき
プログラムが格納されている領域の先頭アドレスと、前
記チヤネルメモリ内のローデイングされるべき領域の先
頭アドレスと、該領域の大きさを示すレングスとをＣＰ
Ｕよりチヤネル装置に指示する手段と、チヤネル装置に
前記先頭アドレスとレングスとに対応したチヤネルメモ
リの格納領域に前記プログラムをローデイングする回路
とを設け、チヤネル装置がＣＰＵから指示された格納領
域に前記プログラムをローデイングすることを特徴とす
るものである。
以下本発明を実施例につき詳述する。
第２図は本発明の実施例の構成を示す説明図である。
同図において、ＣＰＵｌと主メモリ２が共通バスを介し
てチヤネル部のＣＭＣ３に接続され、さらにチヤネルバ
スを介してサブチヤネル部の（ＬＡＯ）４１〜（ＬＡ７
）４３に接続し／Ｏを制御することは第１図のとおりで
ある。
てチヤネル部のＣＭＣ３に接続され、さらにチヤネルバ
スを介してサブチヤネル部の（ＬＡＯ）４１〜（ＬＡ７
）４３に接続し／Ｏを制御することは第１図のとおりで
ある。
ＣＭＣ３は前述のようにマイクロプロセツサＭＰＵｌｌ
を有し、そのデータバスに制御プログラムを記憶するＲ
ＯＭｌ２とＲＡＭｌ３を接続した外に、共通バスとデー
タバスの間のデータの入出力のためのレシーバＲＣｌ４
とドライバＤＲｌ６を設け、それぞれ直接路の外に本発
明の要部となるＣＰＵコマンド指令用の書込み制御レジ
スタＷＣＲｌ５とＣＰＵコマンド終了通知用の読出し制
御レジスタＲＣＲｌ７が挿入される。
を有し、そのデータバスに制御プログラムを記憶するＲ
ＯＭｌ２とＲＡＭｌ３を接続した外に、共通バスとデー
タバスの間のデータの入出力のためのレシーバＲＣｌ４
とドライバＤＲｌ６を設け、それぞれ直接路の外に本発
明の要部となるＣＰＵコマンド指令用の書込み制御レジ
スタＷＣＲｌ５とＣＰＵコマンド終了通知用の読出し制
御レジスタＲＣＲｌ７が挿入される。
またデータバスとチヤンネルバスの間にはドライバ／レ
シーバＤＲ／ＲＣ２Ｏが設けられる。さらに、ＣＭＣ３
よりデータをＣＰＵｌに転送する際の割込み制御回路１
８と、ＭＰＵｌｌのコマンドにより主メモリ２とＲＡＭ
ｌ３間で直接データの転送を行なうように制御するＤＭ
Ａ制御回路１９がそれぞれデータバスに接続される。
シーバＤＲ／ＲＣ２Ｏが設けられる。さらに、ＣＭＣ３
よりデータをＣＰＵｌに転送する際の割込み制御回路１
８と、ＭＰＵｌｌのコマンドにより主メモリ２とＲＡＭ
ｌ３間で直接データの転送を行なうように制御するＤＭ
Ａ制御回路１９がそれぞれデータバスに接続される。
いま、ＣＰＵｌのコマンドにより主メモリ２のレングス
ＬのアドレスＡの領域の初期プログラムをＣＭＣ３のＲ
ＡＭｌ３のアドレスＢの領域にローデイングすみ場合、
まずＷＣＲｌ５に第３図に示すように、コマンド種別の
外チヤネル装置のＲＡＭｌ３のアドレスＢ領域、主メモ
リ２のアドレスＡ領域およびプログラムレングスＬを示
すバイト数を書込む。これをＭＰＵｌｌが解読してコマ
ンド指示を行ない、ＤＭＡ制御回路１９を起動してＲＯ
Ｍｌ２内の適用すべきローデイングプログラムのアドレ
スとレングスを制御することにより、主メモリ２のアド
レスＡ，レングスＬをＲＡＭｌ３のアドレスＢにローデ
イングする。なお、サブチヤネル部のラインアダプタ（
ＬＡＯ）４１〜（ＬＡ７）４３は何れも回線制御回路の
両側にドライバ／レシーバＤＲ／ＲＣを設けた構成が用
いられる。
ＬのアドレスＡの領域の初期プログラムをＣＭＣ３のＲ
ＡＭｌ３のアドレスＢの領域にローデイングすみ場合、
まずＷＣＲｌ５に第３図に示すように、コマンド種別の
外チヤネル装置のＲＡＭｌ３のアドレスＢ領域、主メモ
リ２のアドレスＡ領域およびプログラムレングスＬを示
すバイト数を書込む。これをＭＰＵｌｌが解読してコマ
ンド指示を行ない、ＤＭＡ制御回路１９を起動してＲＯ
Ｍｌ２内の適用すべきローデイングプログラムのアドレ
スとレングスを制御することにより、主メモリ２のアド
レスＡ，レングスＬをＲＡＭｌ３のアドレスＢにローデ
イングする。なお、サブチヤネル部のラインアダプタ（
ＬＡＯ）４１〜（ＬＡ７）４３は何れも回線制御回路の
両側にドライバ／レシーバＤＲ／ＲＣを設けた構成が用
いられる。
以上説明したように、本発明によれば、ＣＰＵ側から初
期プログラムをチヤネル装置に任意のアドレスとレング
スを指定し、可変の位置にローデイングができるように
書込み制御レジスタを設けこの内容に基づきＭＰＵが処
理を行なうことにより、従来のＲＯＭの制御プログラム
でアドレス、レングスが固定的であつたのに対し、可変
的なローデイングが可能となるから柔軟性に富んだ初期
プログラムのローデイングが可能となる。
期プログラムをチヤネル装置に任意のアドレスとレング
スを指定し、可変の位置にローデイングができるように
書込み制御レジスタを設けこの内容に基づきＭＰＵが処
理を行なうことにより、従来のＲＯＭの制御プログラム
でアドレス、レングスが固定的であつたのに対し、可変
的なローデイングが可能となるから柔軟性に富んだ初期
プログラムのローデイングが可能となる。
第１図は従来例の説明図、第２図は本発明の実施例の構
成を示す説明図、第３図は第２図の実施例の要部の説明
図であり、図中、１は中央処理装置ＣＰＵｌ２は主メモ
リ、３はチヤネル装置ＣＭＣｌ４ｌ〜４３はラインアダ
プタ、１１はマイクロプロセツサＭＰＵｌｌ２は固定メ
モリＲＯＭｌｌ３は不揮発性メモリＲＡＭｌｌ４はレシ
ーバ、１５は書込み制御レジスタ、１６はドライバ、１
７は読出し制御レジスタ、１８は割込み制御回路、１９
はＤＭＡ制御回路、２０はドライバ／レシーバを示す。
成を示す説明図、第３図は第２図の実施例の要部の説明
図であり、図中、１は中央処理装置ＣＰＵｌ２は主メモ
リ、３はチヤネル装置ＣＭＣｌ４ｌ〜４３はラインアダ
プタ、１１はマイクロプロセツサＭＰＵｌｌ２は固定メ
モリＲＯＭｌｌ３は不揮発性メモリＲＡＭｌｌ４はレシ
ーバ、１５は書込み制御レジスタ、１６はドライバ、１
７は読出し制御レジスタ、１８は割込み制御回路、１９
はＤＭＡ制御回路、２０はドライバ／レシーバを示す。
Claims (1)
- １ 中央処理装置ＣＰＵの主メモリに格納されたプログ
ラムを該ＣＰＵとは共通バスにより結合されたチャネル
装置のチャネルメモリにローディングする方式において
、前記主メモリ内のローディングされるべきプログラム
が格納されている領域の先頭アドレスと、前記チャネル
メモリ内のローディングされるべき領域の先頭アドレス
と、該領域の大きさを示すレングスとをＣＰＵよりチャ
ネル装置に指示する手段と、チャネル装置に前記先頭ア
ドレスとレングスとに対応したチャネルメモリの格納領
域に前記プログラムをローディングする回路とを設け、
チャネル装置がＣＰＵから指示された格納領域に前記プ
ログラムをローディングすることを特徴とする初期プロ
グラムローディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55079882A JPS596407B2 (ja) | 1980-06-13 | 1980-06-13 | 初期プログラムロ−ディング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55079882A JPS596407B2 (ja) | 1980-06-13 | 1980-06-13 | 初期プログラムロ−ディング方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS576921A JPS576921A (en) | 1982-01-13 |
| JPS596407B2 true JPS596407B2 (ja) | 1984-02-10 |
Family
ID=13702611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55079882A Expired JPS596407B2 (ja) | 1980-06-13 | 1980-06-13 | 初期プログラムロ−ディング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596407B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4538224A (en) * | 1982-09-30 | 1985-08-27 | At&T Bell Laboratories | Direct memory access peripheral unit controller |
| JPS61262955A (ja) * | 1985-05-17 | 1986-11-20 | Fujitsu Ltd | 通信制御装置のバツフア管理方式 |
-
1980
- 1980-06-13 JP JP55079882A patent/JPS596407B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS576921A (en) | 1982-01-13 |
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