JPH02227761A - データ転送制御装置及びデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリに対するイニシャライズ技術さらにはデ
ータ転送制御装置やメモリを含むデータ処理システムに
関し、例えば、ダイレクト・メモリ・アクセス・コント
ローラとメモリを含むシングルボードコンピュータに適
用して有効な技術に関するものである。

〔従来技術〕

プロセッサやメモリを含むデータ処理システムにおいて
は、電源を投入したり、メモリのデータ領域設定を行っ
たりするとき、メモリに対するイニシャライズが行われ
る。このようなイニシャライズは、システム動作の安定
化や信頼性向上のために必要とされるものであり、例え
ば電源投入後にシステムの状態チエツクを行うようなと
き、メモリは論理「１」又は論理ｒＯＪのような一定の
データパターンに初期化される。また、ビデオＲＡＭ（
ランダム・アクセス・メモリ）のような画像メモリに対
しては、描画を行う性質上、システム動作中においても
イニシャライズが必要になる場合がある。

メモリに対するイニシャライズは基本的に書き込みサイ
クルを繰り返すことによって行われるため、システム全
体の制御を司るようなプロセッサがメモリのイニシャラ
イズを行っていたのではプロセッサに負担がかかり、効
率的にもしくは高速にメモリのイニシャライズを行うこ
とができない。

そこで、システム中にダイレクト・メモリ・アクセス・
コントローラを含む場合には、プロセッサの負担軽減並
びにイニシャライズ動作の高速化という観点から当該ダ
イレフ１〜・メモリ・アクセス・コントローラを利用す
ることができる。

ところで、ダイレクト・メモリ・アクセス・コン１−ロ
ーラによるデータ転送制御は、デュアル・アドレシング
方式とシングル・アドレシング方式に大別され、前者の
場合には、ダイレクト・メモリ・アクセス・コントロー
ラが転送元回路をリード・アクセスしてデータを読み込
み、読み込んだデータを転送先回路にライ１−・アクセ
スする。また、後者の場合には、例えば転送元回路をリ
ードアクセスしてデータをバスに読み出すと共に、入出
力回路のような転送先回路の動作をストローブ信号など
によって制御して直接そのバス上のデータを書き込み制
御する。また、シングル・アドレシングモードにおいて
は、入出力回路のような転送元回路からメモリのような
転送先回路へのデータ転送にも利用することができる。

したがって、デュアル・アドレシング方式によってメモ
リをイニシャライズする場合にはデータ転送先回路とし
ての当該メモリのアクセス回数分だけ転送元回路をリー
ドアクセスしなければならず、バスサイクルの起動回数
が増えてしまう。また、シングル・アドレシング方式に
よってメモリをイニシャライズする場合であっても、ダ
イレクト・メモリ・アクセス・コントローラは、外部の
転送元回路及び転送先回路の双方を制御しなければなら
ず、何れの方式においても、ダイレフ１〜・メモリ・ア
クセス・コントローラは、転送元回路並びに転送先回路
の双方をアクセス制御するための様々な処理に時間を費
やさなければならない。

尚、ダイレクト・メモリ・アクセス・コントローラにつ
いて記載された文献の例としては昭和６０年９月株式会
社日立製作所発行の「日立マイクロコンピュータデータ
ブツク８／１６ビツトマイクロコンピユータ周辺ＬＳＩ
Ｊ　Ｐ３８９〜Ｐ４４２がある。

〔発明が解決しようとする課題〕

しかしながら、メモリのイニシャライズにダイレクト・
メモリ・アクセス・コン１−ローラを利用しても、従来
のダイレクト・メモリ・アクセス・コントローラにはメ
モリのイニシャラズを行うための専用機能が備えられて
いないため、イニシャライズ対象メモリのアクセス回数
分だけ転送元回路をリードアクセスすることが必要にな
ったり、外部の転送元回路及び転送先回路の双方に対し
て各種の制御を行わなければならなくなり、イニシャラ
イズ対象メモリの記憶容量が増大するに従ってメモリの
イニシャライズに要する時間が著しく増大するという問
題点があった。

本発明の目的は、メモリのイニシャライズ時間を短縮す
ることができるデータ転送制御装置さらにはそのデータ
転送制御装置を含むデータ処理システムを提供すること
にある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ダイレクト・メモリ・アクセス・コントロー
ラのようなデータ転送制御装置に、メモリ領域を指定す
るための情報とイニシャライズデータとを任意に設定可
能な記憶手段と、この記憶手段に設定された情報に従っ
て上記メモリ領域にイニシャライズデータを書き込み制
御して当該メモリ領域をイニシャライズするための制御
手段とを設けるものである。このとき上記制御手段は、
特定の制御情報を受け取ることにより、他のデータ転送
形態にも兼用可能なデータ転送チャネルに対して、メモ
リ領域をイニシャライズするための動作を指示するよう
に構成することができる。

少なくとも中央処理装置とメモリを含むデータ処理ステ
ムには上記データ転送制御装置を含めることができ、こ
の場合に、当該データ転送制御装置を、中央処理装置か
ら発行されるイニシャライズコマンドなどの特定の制御
情報を受付けたときにイニシャライズデータの書き込み
制御を行うような動作モードを実行可能に構成すること
ができる。

このようなデータ処理システムにおいては、上記データ
転送制御装置とメモリを結合する第１バスと、上記中央
処理装置が結合される第２バスとを、ゲート手段を介し
て選択的に分離可能にし、メモリをイニシャライズする
ときに分離させるようにすることができる。

〔作　用〕

上記した手段によれば、メモリのイニシャライズ動作を
行うデータ転送制御装置は、イニシャライズ対象メモリ
との間だけでイニシャライズデータやメモリアドレスさ
らには必要なハンドシェーク信号をやりとりすればよく
なるから、このことが、データ転送制御装置が起動すべ
きバスサイクル数や外部に対するアクセス制御時間を最
小限にするように作用し、その結果として、メモリに対
するイニシャライズ動作時間の短縮を達成するものであ
る。

中央処理装置から発行されるような特定の制御情報に基
づいて、他のデータ転送形態にも兼用可能なデータ転送
チャネルを用いてメモリのイニシャライズ動作を行うよ
うにすることは、イニシャライズ動作のためのデータ転
送チャネルを専用化して追加する必要がないため、既存
のデータ転送制御装置にメモリのイニシャライズ機能を
組み込むことを容易化するように作用する。

また、メモリをイニシャライズするとき、上記ゲート手
段によって達成される第１バスと第２バスの分離状態は
、メモリイニシャライズ動作に並行して中央処理装置の
外部アクセス動作を可能とするように作用する。

〔実施例〕

第２図には本発明の一実施例であるシングルボードコン
ピュータのブロック図が示される。同図に示されるシン
グルボードコンピュータは、特に制限されないが、夫々
別々のチップもしくは半導体集積回路で構成された中央
処理装置（以下単にＣＰＵとも記す）１、ダイレクト・
メモリ・アクセス・コントローラ（以下単にＤＭＡＣと
も記す）２、ＣＰＵＩの動作プログラムを含まないメモ
リ３、及びその他のメモリやコントローラさらには入出
力回路を個別的に含む周辺回路群４が配線基板上に搭載
され、そのＤＭＡＣ２とメモリ３が例えば８ビツトの第
１バス５に結合されると共に、ＣＰＵＩと周辺回路群４
などが例えば８ビツトの第２バス６に結合され、双方の
バス５，６はグー１−手段の一例である双方向型のバッ
ファ回路７により選択的に接続／分離可能にされている
。

上記ＤＭＡＣ２はＣＰＵＩのアクセス制御に代えてデー
タ転送制御を行うためのコントローラである。このＤＭ
ＡＣ２は、メモリ間のデータ転送制御やメモリと入出力
回路の間のデータ転送制御に利用されることはいうまで
もないが、特に、電源投入後あるいはシステム動作中に
おける所定のタイミングで上記メモリ３をイニシャライ
ズする機能を備えている。ここで、メモリ３のイニシャ
ライズとは、当該メモリ３の図示しないメモリセルアレ
イを論理「１」又は論理ｒＯＪのような所定のデータパ
ターンに書き換えることである。

上記ＤＭＡＣ２の詳細な一例が示されている第１図に従
えば、当該ＤＭＡＣ２は、特に制限されないが、データ
転送のための第１チヤネルと第２チヤネルを内蔵する。

第１チヤネルはメモリ間のデータ転送やメモリと入出力
回路の間のデータ転送に利用されるものであり、転送元
アドレスを指定する第２レジスタＲＥＧ２、転送先アド
レスを指定する第２レジスタＲＥＧ２、及び転送語数を
指定する第３レジスタＲＥＧ３を有し、それらはＣＰＵ
Ｉによって任意にデータ設定される。一方、第２チヤネ
ルはメモリと入出力回路の間でのデータ転送に利用され
ると共に１本実施例では特にメモリ３に対するイニシャ
ライズにも利用される。

この第２チヤネルは、ＣＰＵＩによって任意にデータ設
定可能な第４レジスタＲＥＧ　４、第５レジスタＲＥ　
Ｇ、　５、及び第６レジスタを有し、メモリと入出力回
路の間のデータ転送では、第４レジスタＲＥＧ４にはメ
モリアドレスが設定され、第５レジスタＲＥＧ５には入
出力回路のアドレスが設定され、第６レジスタＲＥＧ６
には転送語数が設定される。メモリ３をイニシャライズ
する場合には、第４レジスタＲＥＧ４にはメモリ３のア
クセスアドレスが設定され、第５レジスタ５にはメモリ
３に書き込むべきイニシャライズデータが設定され、第
６レジスタＲＥＧ６にはイニシャライズに必要なデータ
転送語数が設定される。尚、イニシャライズデータは、
メモリ３のデータ入出力ビット数に対応され、例えばメ
モリ３がバイｌ−中位でデータを入出力する場合には、
イニシャライズデータはバイトデータとされる。

第１及び第２チヤネルに対するイネーブルビットなどの
情報はステータスレジスタ５ＲＥＧに設定される。例え
ば第１チヤネルに対応するイネーブルビットに「１」が
書き込まれると第１チヤネルによるデータ転送動作が可
能になり、第２チャネルに対応するイネーブルピッ１−
に「１」が書き込まれると第２チヤネルによるデータ転
送動作が可能になる。

第１及び第２チヤネルに対する動作モードはモードレジ
スタＭＲＥＧ及びモードレジスタの一種とされるイニシ
ャライズコマンドレジスタ（、ＲＥＧの設定内容によっ
て決定される。イニシャライズコマンドレジスタＣＲＥ
Ｇは第２チヤネルにメモリ３のイニシャライズ動作をさ
せるための専用レジスタとされ、単数もしくは複数ビッ
トから成るイニシャライズコマンドのような制御情報が
第１バス５及び第２バス６を介してＣＰＵＩによって設
定される。モードレジスタＭＲＥＧは第１及び第２チヤ
ネルにおけるその他のデータ転送モードを指定するため
のレジスタとされ、第１及び第２チヤネルによるデータ
転送形態を指定するための制御ビット群が設定される。

ＤＭＡＣ２に対するデータ転送制御動作の要求は、デー
タ転送形態により相違され、周辺回路とメモリ間のデー
タ転送要求は周辺回路群４に含まれる入出力回路から与
えられる転送要求信号ＤＲＥＱＩ、ＤＲＥＱ２によって
指示され、またメモリとメモリの間のデータ転送要求は
ＣＰＵＩによるステータスレジスタ５ＲＥＧやモードレ
ジスタＭＲＥＧに対する所定の条件設定に呼応して与え
られ、さらにメモリ３のイニシャライズ動作はＣＰＵＩ
から与えられるイニシャライズコマンドにより与えられ
る。上記転送要求信号ＤＲＥＱＩは第１チヤネルに、そ
して転送要求信号ＤＲＥＱ２は第２チヤネルに対応され
、それら信号は転送要求コントローラ１０に与えられる
。

転送要求コントローラ１０は、特に制限されないが、転
送要求信号ＤＲＥＱＩ、ＤＲＥＱ２が競合した場合に両
者による要求を所定の優先順位に従って調停すると共に
、受付けた転送要求に応答する転送アクルッジ信号ＤＡ
ＣＫＩ又はＤＡＣＫ２を対応する転送要求元に返す。デ
ータ転送要求が認められた入出力回路は、特に制限され
ないが、割込みなどの手段によりＤＭＡＣ２によるデー
タ転送制御に必要な条件設定をＣＰＵＩに指示する。例
えば、第１チヤネルを利用して入出力回路からメモリへ
データ転送する場合に、第ルジスタＲＥＧＩには入出力
回路のアドレスが、第２レジスタＲＥＧ２にはメモリの
先頭アドレスが、そして第３レジスタＲＥＧ３には転送
語数が設定されると共に、ステータスレジスタ５ＲＥＧ
には第１チヤネルのイネーブルビットなどに「ユ」が書
き込まれ、更にモードレジスタＭＲＥＧには当該データ
転送形態を指示する制御情報が書き込まれる。

ＣＰＵＩがメモリ間のデータ転送を要求する場合には、
その前に、ＣＰＵＩは、第１チヤネル用のレジスタＲＥ
ＧＩに転送元メモリの先頭アドレスを設定すると共に、
レジスタＲＥＧ２に転送先メモリの先頭アドレスを設定
し、更にレジスタＲＥＧ３に転送語数を設定し、その後
モードレジスタＭＲＥＧに当該データ転送形態を指示す
る制御情報を書き込み、そして、ステータスレジスタ５
ＲＥＧに第１チヤネルのイネーブルビットなどに「１」
を書き込む。

ＣＰＵＩがメモリ３のイニシャライズ動作を要求する場
合には、その前に第２チヤネル用のレジスタＲＥＧ４に
メモリ３の先頭アドレスを、そしてレジスタＲＥＧ５に
イニシャライズデータを設定し、更にレジスタＲＥＧ６
に転送語数を設定する。その後に、イニシャライズコマ
ンドレジスタＣＲＥＧにイニシャライズコマンドを書き
込む。

上記ステータスレジスタ５ＲＥＧ、モードレジスタＭＲ
ＥＧ、並びにイニシャライズコマンドレジスタＣＲＥＧ
の設定内容、及び転送要求コントローラ１０によって受
付けられたチャネルの種別は、データ転送コントローラ
１１によって参照され、これに従ってデータ転送コント
ローラ１１は上記各種データ転送要求のうちの１つに対
してデータ転送制御を行う。データ転送制御に当たりデ
ータ転送コントローラ１１はバスコントローラ１２に上
記バスリクエスト信号ＢＲＥＱをアサートさせ、これに
対する応答信号としてのパスアクルッジ信号ＢＡＣＫが
アサートされることによりバス権を獲得してデータ転送
動作を開始する。

第１チヤネルを介してメモリ間のデータ転送を行うとき
は、第２レジスタＲＥＧ２の転送元アドレスにより転送
元回路をリードアクセスしてデータを図示しないレジス
タに読み込み、読み込んだデータを第２レジスタＲＥＧ
２の転送先アドレスで指定されるメモリ領域にライトア
クセスする。

このときのメモリリード／ライトアクセスに必要なアク
セス制御信号やメモリからの応答信号などのハンドシェ
ーク信号は、信号線群１４に含まれる所定の信号線を介
してやりとりされる。このようにして１バイト単位でデ
ータ転送を行うとき、インクリメンタ／デクリメンタ１
３は、第ルジスタＲＥＧＩに設定された転送元先頭メモ
リア１−レスと第２レジスタＲＥＧ２に設定された転送
先の先頭メモリアドレスを１バイトのデータ転送動作毎
にモードレジスタＭＲＥＧの設定内容に従ってインクリ
メント又はデクリメントして、第１−レジスタＲＥＧＩ
及び第２レジスタＲＥＧ２にネクストアドレスを保有さ
せていく。第３レジスタＲＥＧ３に設定されている転送
語数は１バイトのブタ転送動作毎にインクリメンタ／デ
クリメンタ１３によりデクリメントされ、その値がゼロ
クリアされたことをデータ転送コントローラ１１が検出
することによりＤＭＡＣ２は当該データ転送動作を終了
する。斯るデータ転送動作の終了は、バスコントローラ
１２がバスリクエスト信号ＢＲＥＱをネゲートすること
によりＣＰＵＩに通知される。

第１チヤネル又は第２チヤネルを介してメモリと入出力
回路の間でデータ転送が行われる場合には、レジスタＲ
ＥＧＩ、ＲＥＧ２、又はＲＥＧ４に設定された転送元又
は転送先の先頭メモリアドレスは１バイトのデータ転送
動作毎にインクリメンタ／デクリメンタ１３によりモー
ドレジスタＭＲＥＧの設定内容に従ってインクリメント
又はデクリメントされてネクストアドレスを保有してい
くが、入出力回路のアドレリスは、モードレジスタＭＲ
ＥＧの設定内容に従って固定又はインクリメンタ／デク
リメンタ１３による逐次更新が可能とされる。このとき
のデータ転送では、転送元回路をリードアクセスしてデ
ータをバスに読み出すと共に、直接そのバス上のデータ
を転送先回路に書き込む動作モードが選択可能にされて
いる。こりとき、メモリ及び入出力回路をリード／ライ
トアクセスするためのアクセス制御信号や応答信号など
のハンドシェーク信号は上記信号線１４に含まれる所定
の信号線を介してやりとりされる。このとき、第３レジ
スタＲＥＧ３に設定された転送語数は１バイトのデータ
転送動作毎にインクリメンタ／デクリメンタ１３により
デクリメントされ、その値がゼロクリアされたことをデ
ータ転送コントローラ１１が検出することによりＤＭＡ
Ｃ２は当該データ転送動作を終了する。斯るデータ転送
動作の終了は、上記同様バスコントローラ１２がバスリ
クエスト信号ＢＲＥＱをネゲー１〜することによりＣＰ
ＵＩに通知される。

第２チヤネルを介してメモリ３のイニシャライズ動作を
行うときは、第４レジスタＲＥＧ４のメモリアドレスと
第５レジスタのイニシャライズデータによりメモリ３を
ライトアクセス毎タ。このときメモリ３に対するアクセ
ス制御信号は信号線１４に含まれる所定の信号線を介し
て与えられるが、アクセス対象はメモリ３だけであるか
らメモリ３からＤＭＡＣ２に与えられるハントシェーク
信号は書き込み応答信号ＭＲＥＰだけとされる。

この応答信号ＭＲＥＰはメモリ３の書き込み終了タイミ
ングに呼応してメモリ３のライトアクセス毎にアサート
される。データ転送コントローラ１１は、この応答信号
ＭＲＥＰのアサートにより１バイトデータの書き込み終
了を確認する。このようにして１バイト単位のデータ転
送を行うとき、インクリメンタ／デクリメンタ１３は、
第４レジスタＲＥＧ４に設定されたメモリ３の転送先の
先頭メモリアドレスを１バイトのデータ転送動作毎にモ
ードレジスタＭＲＥＧの設定内容に従ってインクリメン
ト又はデクリメントして、その第４レジスタＲＥＧ４に
ネクストアドレスを保有させていく。第６レジスタＲＥ
Ｇ６に設定された転送語数は１バイトのデータ転送動作
毎にインクリメンタ／デクリメンタ１３によりデクリメ
ントされ、その値がゼロクリアされたことをデータ転送
コントローラ１１が検出することによりＤＭＡＣ２は当
該データ転送動作を終了する。斯るデータ転送動作の終
了は、上記同様バスコントローラ１２がバスリクエスト
信号ＢＲＥＱをネゲートすることによりＣＰＵＩに通知
される。第５レジスタＲＥＧ５に設定されているイニシ
ャライズデータは１バイトのデータ転送動作毎に第１バ
ス５に出力される。特に、データ転送コントローラ１１
は、イニシャライズモードを実行するときゲート制御信
号ＢＣＯＮＴをバッファ回路７にアサートして第１バス
５と第２バス６を電気的に分離制御し、イニシャライズ
モードの実行中にＣＰＵＩは第２バス６に結合される周
辺回路群４などに対してアクセス可能にされる。したが
って、ＣＰＵＩがイニシャライズコマンドを発行したと
きＢＲＥＱがアサートされてもＣＰ　Ｕ　１はバス権を
放棄しないようになっている。

次にＤＭＡＣ２によるメモリ３のイニシャライズ動作を
第３図をも参照しながら説明する。

メモリ３をイニシャライズするとき、ＣＰＵＩはＤＭＡ
Ｃ２の第４レジスタＲＥＧ４にメモリ３の先頭アドレス
を、第５レシズタＲＥ　Ｇ　５にイニシャライズデータ
を、そして、第６レジスタＲＥＧにメモリ３をイニシャ
ライズするのに必要なデータ転送語数を設定する（ステ
ップＳｌ）。そしてイニシャライズコマンドレジスタＣ
ＲＥＧにイニシャライズコマンドを書き込む（ステップ
Ｓ２）。尚、イニシャライズ動作のためのＣＰＵＩによ
る初期設定において、特に制限されないが、第２チヤネ
ルのためのイネーブルビットやデータ転送方向を指示す
る情報をステータスレジスタ５ＲＥＧやモー１−レジス
タＭＲＥＧに設定する必要はない。イニシャライズコマ
ンドによりそれら情報に応する内容は一義的にデータ転
送コントローラ］１が認識するからである。

ＤＭＡＣ２はイニシャライズコマンドを受け取ると、バ
スリクエスト信号ＢＲＥＱをアサートし、パスアクルッ
ジ信号ＢＡＣＫによりこれに対する応答を受けることに
よってバス権を獲得した後、ゲート制御信号ＢＣＯＮＴ
をアサ−１へして第１バス５と第２バス６を分離する（
ステップＳ３）。

このときＣＰＵ］はバス権を放棄せず、必要がある場合
には第２バス６に結合された周辺回路群４に含まれる回
路ブロックをアクセスしてデータ処理やイニシャライズ
を行うことができる。ＣＰＵ１とＤＭＡＣ２は並行して
バス権を持っても、第１バス５と第２バス６は分離され
ているためデータの衝突は生じない。そしてＤＭＡＣ２
は第４レジスタＲＥＧ４に設定されているメモリ３の先
頭アドレスを第１バス５に出力すると共に（ステップＳ
４）、第５レジスタＲＥＧ５設定されているイニシャラ
イズデータを第１バス５に出力することにより（ステッ
プＳ５）、メモリ３をライトアクセス制御する。

これによりメモリ３の先頭ア１−レスにイニシャライズ
データが書き込まれ（ステップｓ６）、メモリ３は書き
込み終了に呼応するタイミングで応答信号ＭＲＥＰをア
サートして最初の書き込み動作を終了する（ステップＳ
７）。

ＤＭＡＣ２はその応答信号ＭＲＥＰを受け取ると（ステ
ップＳ８）、第６レジスタの設定値をインクリメン／デ
クリメンタ１３によりデクリメントすると共に（ステッ
プＳ９）、デクリメントしたその値がゼロクリアされて
いるが否かに基づいてメモリ３の終了アドレスまでイニ
シャラズを行ったか否かを判別する（ステップ５１０）
。この結果終了アドレスまで到達していないと判定した
場合にはインクリメン／デクリメンタ１３により第４レ
ジスタ４のメモリアドレスを次のアドレスに更新して（
ステップ５ｌｌ）、上記ステップＳ５に戻り、以下同様
に順次メモリアドレスを更新しながら終了アドレスまで
イニシャライズデータの書き込みサイクルを繰り返す。

上記ステップＳ１０において最終アドレスまで到達した
ことが判定されると、バスリクエスト信号Ｂ　ＲＥ　Ｑ
をネゲートして（ステップＳ　１２）　、ＣＰＵＩにメ
モリイニシャライズ動作の終了を知らせ、その後ゲート
制御信号ＢＣＯＮＴをネゲートして（ステップ５１３）
バッファ回路７を接続状態に戻す。

上記実施例によれば以下の作用効果を得るものである。

（１）ＤＭＡＣ２は、ＣＰＵＩによって初期設定された
第４レジスタＲＥＧ４上のメモリ３の先頭アドレス、第
５レジスタＲＥＧ５上のイニシャライズデータ、第６レ
ジスタＲＥ　’Ｇ　６上の転送語数、そしてイニシャラ
イズコマンドレジスタＣＲＥＧに書き込まれたイニシャ
ライズコマンドに基づいて、第２チヤネルを利用してメ
モリ３のイニシャライズ動作を実行し、このとき、ＤＭ
ＡＣ２はメモリ３との間だけでイニシャライズデータや
メモリアドレスさらには必要なハンドシェーク信号をや
りとりすればよく、言い換えるなら、１バイｌへのデー
タ転送動作では１回バスサイクルを起動すれば済むと共
に、１つのメモリ３との間だけでアクセス制御信号や応
答信号ＭＲＥＰのようなハンドシェーク信号をやりとり
すればよく、これにより、外部の転送元回路及び転送先
回路の双方とアクセス制御信号やハンドシェーク信号を
やりとりしてそれらをアクセス制御する通常のダイレク
ト・メモリ・アクセス方式を利用ゝしてメモリ３をイニ
シャライズする場合に比べ、メモリ３のイニシャライズ
動作時間を短縮することができる。

（２）メモリ３のイニシャライズ動作はＣＰＵＩから与
えられるイニシャライズコマンドによって指示され、こ
れによって指示されるイニシャライズ動作は他のデータ
転送形態にも兼用可能な第２チヤネルを用いて実行され
るから、イニシャライズ動作のためのデータ転送チャネ
ルを専用化して追加する必要がなく、メモリのイニシャ
ライズ機能を既存のＤＭＡＣに容易に組み込み可能にす
ることができる。

（３）シングルボートコンピュータのようなデータ処理
システムにおいて、第１バス５と第２バス６はバッファ
回路７により選択的に接続／分離可能にされていて、こ
のバッファ回路７はメモリ３のイニシャライズ時に分離
されるようになっているから、ＣＰＵＩはＤＭＡＣ２に
よるイニシャライズ動作に並行してその他の回路ブロッ
クに対するイニシャライズやその他必要な外部アクセス
を行うことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えば上記実施例ではメモリのイニシャライズ動作をそ
の他のデータ転送形態にも利用可能な第２チヤネルを兼
用して行うようにしたが、メモリイニシャライズ用の専
用チャネルを設けるようにしてもよい。また、データ転
送語数の代わりに終了アドレスをレジスタに設定し、こ
の終了アドレスをアクセスアドレスと毎回比較してイニ
シャライズ動作の終了を判定するようにしてもよい。ま
た、ＤＭＡＣに含まれるデータ転送チャネルの数やそれ
に対する制御方式は上記実施例に限定されず適宜変更可
能である。ニシャライズコマンドはＤＭＡＣに対してイ
ニシャライズ動作を指示するための制御情報であれば充
分である。また、−に記実施例で第１バス５と第バス６
の間に設けたバラできる。また、メモリ３が画像用メモ
リである場合には、それに対するイニシャライズ動作は
電源投入やシステムリセッ１−時に行うことに限定され
ず、データ処理中における所定のタイミングで行うこと
もできる。また、本明細書において中央処理装置とは、
マイクロプロセッサやマイクロコンピュータとして把握
することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルボードコン
ピュータに適用した場合について説明したが、本発明は
それに限定されず、ダイレクト・メモリ・アクセス・コ
ントローラそれ自体や、ダイレクト・メモリ・アクセス
・コン１〜ローラ及びメモリを含むシングルチップマイ
クロコンピュータなどに広く適用することができる。本
発明は、少なくともメモリをイニシャライズする条件の
ものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば書きの通りである。

すなわち、データ転送制御装置は、イニシャライズ対象
メモリとの間だけでイニシャライズデータやメモリアド
レスさらには必要なハンドシェーク信号をやりとりして
メモリをイニシャライズするから、メモリのイニシャラ
イズに際してデータ転送制御装置が起動すべきバスサイ
クル数や外部に対するアクセス制御時間を最小限にする
ことができ、これによって、メモリに対するイニシャラ
イズ動作時間を短縮することができるという効果がある
。

また、中央処理装置から発行されるような特定の制御情
報に基づいて、他のデータ転送形態にも兼用可能なデー
タ転送チャネルを用いてメモリのイニシャライズ動作を
行うようにすることにより、イニシャライズ動作のため
のデータ転送チャネルを専用化して追加する必要がない
ため、既存のデータ転送制御装置にメモリのイニシャラ
イズ機能を容易に組み込み可能にすることができる。

そして、上記データ転送制御装置と共に中央処理装置や
メモリを含むデータ処理システムにおいて、データ転送
制御装置とメモリを結合する第１バスと、上記中央処理
装置が結合される第２バスとを、メモリのイニシャライ
ズ動作に呼応して分離させるようにすることにより、中
央処理装置は、メモリイニシャライズ動作に並行して、
上記第２バスに結合されているその他の回路ブロックを
イニシャライズしたりアクセスしたりして必要なデータ
処理を効率的に行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるＤＭＡＣのブロック図
、 第２図は第１図のＤＭＡＣを含む本発明の他の実施例で
あるあるシングルボードコンピュータのブロック図、 第３図はＤＭＡＣによるメモリのイニシャライズ動作手
順の一例を示すフローチャートである。 １・・・ＣＰＵ、２・ＤＭＡＣｌ３　・メモリ、４・・
周辺回路群、５・・・第１バス、６・第２バス、７・バ
ッファ回路、１０・・転送要求コン１〜ローラ、１トデ
ータ転送コントローラ、１２　・パスコンｌ−ローラ、
１３・・・インクリメンタ／デクリメンタ、ＲＥＧ４・
・・第４レジスタ、ＲＥＧ５・・第５レジスタ、ＲＥＧ
６・・第６レジスタ、５ＲＥＧ・・ステータスレジスタ
、ＭＲＥＧ・・・モードレジスタ、ＣＲＥＧ・・・コマ
ンドレジスタ、ＭＲＥＰ・・・応答信号、ＢＣＯＮＴ・
・ゲート制御信号。

Claims (1)

1. 【特許請求の範囲】 １、ダイレクト・メモリ・アクセス制御を行うデータ転
   送制御装置において、メモリ領域を指定するための情報
   とイニシャライズデータとを任意に設定可能な記憶手段
   と、この記憶手段に設定された情報に従って上記メモリ
   領域にイニシャライズデータを書き込み制御して当該メ
   モリ領域をイニシャライズするための制御手段とを設け
   て成るデータ転送制御装置。 ２、上記制御手段は、特定の制御情報を受け取ることに
   より、他のデータ転送形態にも兼用可能なデータ転送チ
   ャネルに対して、メモリ領域をイニシャライズするため
   の動作を指示するものである請求項１記載のデータ転送
   制御装置。 ３、ダイレクトメモリアクセス方式でデータ転送可能な
   データ転送制御装置とメモリと中央処理装置とをバスで
   結合して成るデータ処理システムにおいて、上記データ
   転送制御装置は、メモリ領域を指定するための情報とイ
   ニシャライズデータとを任意に設定可能な記憶手段を有
   し、上記中央処理装置から発行される特定の制御情報に
   基づいて、上記記憶手段に設定されているメモリ領域指
   定情報により定義される領域にイニシャライズデータの
   書き込み制御を行うためのイニシャライズ動作モードを
   実行可能にされて成るデータ処理システム。 ４、上記データ転送制御装置とメモリを結合する第１バ
   スと、上記中央処理装置が結合される第２バスとを、ゲ
   ート手段を介して結合し、このゲート手段は、上記デー
   タ転送制御装置がイニシャライズデータの書き込み制御
   を行うときに有効とされる制御信号により第１バスと第
   ２バスを電気的に分離するものである請求項２記載のデ
   ータ処理システム。