JPS5964887A - 文字発生装置の記憶情報保持回路 - Google Patents
文字発生装置の記憶情報保持回路Info
- Publication number
- JPS5964887A JPS5964887A JP57174514A JP17451482A JPS5964887A JP S5964887 A JPS5964887 A JP S5964887A JP 57174514 A JP57174514 A JP 57174514A JP 17451482 A JP17451482 A JP 17451482A JP S5964887 A JPS5964887 A JP S5964887A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- character
- main power
- operates
- Prior art date
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- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は文字発生装置に係り、特に電源遮断中の文字記
憶保持に好適な文字発生装置の記憶情報保持回路に関す
る。
憶保持に好適な文字発生装置の記憶情報保持回路に関す
る。
従来のビデオ・テープ・レコーダ（ＶＴＲ）におけるＩ
Ｃ化された日付発生用回路は、ＶＴＲの電源を遮断する
度に日付を再設定するという欠点があった。
Ｃ化された日付発生用回路は、ＶＴＲの電源を遮断する
度に日付を再設定するという欠点があった。
本発明の目的は、文字発生装置の電源遮断中に日付発生
用回路の朋、付内容を低消費電力で保持する、記憶情報
保持回路を提供するにある。
用回路の朋、付内容を低消費電力で保持する、記憶情報
保持回路を提供するにある。
上記目的を達成するため、本発明においては主電源遮断
時に、一定時間以上供給可能な副電源装置で電源バック
アップを行なうとともに、主電源遮断を検知し動作する
スイッチ回路を設け、該スイッチ回路により、日付発生
用回路の発倣回路の発振を停止させた。
時に、一定時間以上供給可能な副電源装置で電源バック
アップを行なうとともに、主電源遮断を検知し動作する
スイッチ回路を設け、該スイッチ回路により、日付発生
用回路の発倣回路の発振を停止させた。
〔発明の実施例Ｊ
以下、不発明を第１図及び第２図により説明する。第１
図に原理ブロック図を示す。主電源（１）と主電源遮断
中一定時間以上供給可能な訓電ｌ１Ｉｉｔ（２）が、加
算回路（３）を経由し、日付発生回路の各ブロックに電
源を供給している、日付選択釦（４）で選択した数字情
報が、記憶装置（５）によりメモリーの各番地に数字の
パターン情報として入力される、この入力された信号を
、同期信号分離回路（９）からの水平同期信号（９Ａ）
でリセットされ、発振回路（７）の周波数をクロックと
して動作する第２の計数器（６）と垂直同期信号（９Ｂ
）でリセットされ、水平同期信号（９Ａ）をクロックと
して動作する第１の計数器（８）により番地を構成し、
その番地情報に従い順次、文字信号出力（１１）として
出力する。また主電源遮断中は、遮断を検知して動作す
るスイッチ回路（１２）により、発振回路（７）の発振
を停止させ消費電力を大巾に減らしている。なお、入力
端（１０）には複合同期信号が入力される。又、同期信
号分離回路（９）には、発振回路（７）の出力クロック
が入力され、信号分離に用いられる。
図に原理ブロック図を示す。主電源（１）と主電源遮断
中一定時間以上供給可能な訓電ｌ１Ｉｉｔ（２）が、加
算回路（３）を経由し、日付発生回路の各ブロックに電
源を供給している、日付選択釦（４）で選択した数字情
報が、記憶装置（５）によりメモリーの各番地に数字の
パターン情報として入力される、この入力された信号を
、同期信号分離回路（９）からの水平同期信号（９Ａ）
でリセットされ、発振回路（７）の周波数をクロックと
して動作する第２の計数器（６）と垂直同期信号（９Ｂ
）でリセットされ、水平同期信号（９Ａ）をクロックと
して動作する第１の計数器（８）により番地を構成し、
その番地情報に従い順次、文字信号出力（１１）として
出力する。また主電源遮断中は、遮断を検知して動作す
るスイッチ回路（１２）により、発振回路（７）の発振
を停止させ消費電力を大巾に減らしている。なお、入力
端（１０）には複合同期信号が入力される。又、同期信
号分離回路（９）には、発振回路（７）の出力クロック
が入力され、信号分離に用いられる。
第２図に本発明による一実施例を示す。加算回路（６）
はダイオード（１４）、 （１５）で構成される、また
スイッチ回路（１２）は、主電源（１）が遮断により、
低電位でかつ低インピーダンスである事を利用し、ダイ
オード（１３）で構成し、発振回路（７）の発振部を低
インピーダンスに固定する事で停止させている。本実施
例によれば、日付回路の電源バックアップが小電力で出
来る効果があるなお主電源（１）使用時は、副電源（２
）消費を減する為に、供給電源電圧に差をつけて、ダイ
オード１４を非導通とする。また副電源としては、バッ
テリ、大容量コンデンサの利用、電源スイツチ１オン“
ゝオフ“に左右されない火元電源、などが実施例として
用いられる。
はダイオード（１４）、 （１５）で構成される、また
スイッチ回路（１２）は、主電源（１）が遮断により、
低電位でかつ低インピーダンスである事を利用し、ダイ
オード（１３）で構成し、発振回路（７）の発振部を低
インピーダンスに固定する事で停止させている。本実施
例によれば、日付回路の電源バックアップが小電力で出
来る効果があるなお主電源（１）使用時は、副電源（２
）消費を減する為に、供給電源電圧に差をつけて、ダイ
オード１４を非導通とする。また副電源としては、バッ
テリ、大容量コンデンサの利用、電源スイツチ１オン“
ゝオフ“に左右されない火元電源、などが実施例として
用いられる。
発振回路（７）の−具体例を第３図に示す。７Ａは第２
図と同様電源接続端子、７Ｂは発振回路（７）の発振部
を低インピーダンスに固定するため１化 ・ ６ ・ の端子、７Ｃは発振クロックの出力端子、７Ｄは発振素
子であり、公知の回路であるため詳述しない。
図と同様電源接続端子、７Ｂは発振回路（７）の発振部
を低インピーダンスに固定するため１化 ・ ６ ・ の端子、７Ｃは発振クロックの出力端子、７Ｄは発振素
子であり、公知の回路であるため詳述しない。
以」二詳述した本発明によれば、電源遮断中に日付記憶
情報が保持する事が出来るので、電源遮断による再設定
の必要がなくなる効果がある。
情報が保持する事が出来るので、電源遮断による再設定
の必要がなくなる効果がある。
第１図は記憶情報保持回路の一例を示すブロック図、第
２図は本発明による記憶情報保持回路の一実施例を示す
図、第３図は第２図に示された発振回路の一具体例を示
す図である。 １・・・主電源 ２・・・副電源 ６・・・加算回路４
・・・日付選択釦 ５・・・記憶装置 ６・・・計数器
２７・・・発振回路 ８・・計数器１９・・・水平同期
信号 １０・・・水平同期信号 １１・・・文字信号出
力 １２・・・スイッチ回路 １６・・・ダイオード１
４・・・ダイオード １５・・・ダイオード代理人弁理
士 薄 １）利 幸 ・ ４ ・ 地 １ ■ １ ２ 昆 ２ 図
２図は本発明による記憶情報保持回路の一実施例を示す
図、第３図は第２図に示された発振回路の一具体例を示
す図である。 １・・・主電源 ２・・・副電源 ６・・・加算回路４
・・・日付選択釦 ５・・・記憶装置 ６・・・計数器
２７・・・発振回路 ８・・計数器１９・・・水平同期
信号 １０・・・水平同期信号 １１・・・文字信号出
力 １２・・・スイッチ回路 １６・・・ダイオード１
４・・・ダイオード １５・・・ダイオード代理人弁理
士 薄 １）利 幸 ・ ４ ・ 地 １ ■ １ ２ 昆 ２ 図
Claims (1)
- 任意に選択可能な文字信号情報を記憶する記憶装置と、
表示画面の垂直方向の同期信号でリセットされ、水平方
向の同期信号をクロックとして動作する第１の計数器と
、水平方向の同期信号でリセットされ、発振回路より発
生する周波数をクロックとして動作する第２の計数器を
有し、上記第１，２の計数器の示す表示画面上の位置情
報に相当する番地の記憶内容を上記記憶装置から呼び出
して、順次、文字情報を出力する文字発生装置において
、該装置の主電源遮断中遮断を検知し動作するスイッチ
回路により上記発振回路を停止させ、一定時間以上供給
可能な副電源装置からの電源を、加算回路を経由し加え
て、選択された文字信号情報を主電源遮断中に保持する
ことを特徴とする文字発生装置の記憶保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174514A JPS5964887A (ja) | 1982-10-06 | 1982-10-06 | 文字発生装置の記憶情報保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174514A JPS5964887A (ja) | 1982-10-06 | 1982-10-06 | 文字発生装置の記憶情報保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5964887A true JPS5964887A (ja) | 1984-04-12 |
Family
ID=15979835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174514A Pending JPS5964887A (ja) | 1982-10-06 | 1982-10-06 | 文字発生装置の記憶情報保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5964887A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514664B2 (ja) * | 1975-09-09 | 1980-04-17 | ||
| JPS5562599A (en) * | 1978-11-01 | 1980-05-12 | Marantz Japan Inc | Memory protection circuit |
| JPS5785120A (en) * | 1980-11-17 | 1982-05-27 | Omron Tateisi Electronics Co | Electronic machinery incorporating memory protecting device |
-
1982
- 1982-10-06 JP JP57174514A patent/JPS5964887A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514664B2 (ja) * | 1975-09-09 | 1980-04-17 | ||
| JPS5562599A (en) * | 1978-11-01 | 1980-05-12 | Marantz Japan Inc | Memory protection circuit |
| JPS5785120A (en) * | 1980-11-17 | 1982-05-27 | Omron Tateisi Electronics Co | Electronic machinery incorporating memory protecting device |
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