JPS5965368A - マルチプロセツサ− - Google Patents
マルチプロセツサ−Info
- Publication number
- JPS5965368A JPS5965368A JP57175724A JP17572482A JPS5965368A JP S5965368 A JPS5965368 A JP S5965368A JP 57175724 A JP57175724 A JP 57175724A JP 17572482 A JP17572482 A JP 17572482A JP S5965368 A JPS5965368 A JP S5965368A
- Authority
- JP
- Japan
- Prior art keywords
- processors
- processor
- main
- common bus
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、各々のプロセッサー間の通信を共通バスで構
成したマルチプロセッサーに関するものである。
成したマルチプロセッサーに関するものである。
従来例の構成とその問題点
従来、マルチプロセッサーの二重化同期処理方式は、二
重化したプロセッサーシステム全１つの要素として、こ
の要素をマルチで結合するというものであり、−要素へ
の人出力は、要素の二台のプロセッサーのそれぞれへ独
立に行われるような構成にはなっていなかった。第１図
にががる従来例のマルチプロセッサーの二重化同期処理
方式の一例を示す。第１図において、ＣＢＵＳは共通バ
ス、ＣＰｌ 、Ｃ１Ｐ１’ 、ＣＦ２ 、ＣＰ２’ 、
・・−−ＣＰｌ 。
重化したプロセッサーシステム全１つの要素として、こ
の要素をマルチで結合するというものであり、−要素へ
の人出力は、要素の二台のプロセッサーのそれぞれへ独
立に行われるような構成にはなっていなかった。第１図
にががる従来例のマルチプロセッサーの二重化同期処理
方式の一例を示す。第１図において、ＣＢＵＳは共通バ
ス、ＣＰｌ 、Ｃ１Ｐ１’ 、ＣＦ２ 、ＣＰ２’ 、
・・−−ＣＰｌ 。
ＣＰｎ′はプロセッサー、ＭＰＩＦｌ、ＭＰＩＦ２、−
・−、、ＭＰＩＦｎ は共通バスインターフェイス、Ｐ
Ｅ１． ＰＥ２ 、 ・−ＰＥｎは端末装置、ＰＥｌ１
ｚ。
・−、、ＭＰＩＦｎ は共通バスインターフェイス、Ｐ
Ｅ１． ＰＥ２ 、 ・−ＰＥｎは端末装置、ＰＥｌ１
ｚ。
ＰＥｌＦ２ 、、− ＰＥＩＦＩ は端末インターフェ
イス、Ｌｌ 、 Ｌ２．−・、 Ｌｎは障害監視のため
のラインを示す。第１図に示すマルチプロセッサーの、
例えばプロセッサ−〇Ｐ１とプロセッサーＧＰ１’から
構成される二重化プロ七ノサーシステム要素において、
プロセッサーＣＰ１ｆ主系とし、プロセッサーＧＰ１’
ｆ従系として動作させると、共通・くスＣＢＵＳ全
経由してくる入力テークは共通バスインターフェイスＭ
ＰＩＦ１により受信され、主系のプロセッサーＣＰ１お
よび従系のプロセッサーＣＰ１′へ同時に転送され、共
通バスＣＢＵＳへ出力さｎるテークは、共通バスインタ
ーフェイスＭＰＩＦ１により、主系のプロセッサーＣＰ
１の出力データが選択されて出力される。端末装置ＰＥ
１と主系のプロセンサーＧＰ１および従系のプロセッサ
−〇Ｐ１’との入量力については、端末装置ＰＥ１より
の入力データは、端末インターフェイスＰＥＩＦ１によ
り受信され、主系のプロセッサーＣＰ１およヒ従系のプ
ロセッサー〇ＰＵ’へ同時に転送され、端末装置ＰＥ１
へ出力されるテークは、端末インターフェイスＰＥＩＦ
１により、主系のグロセッサーＣＰｉＯ出力データが選
択されて出力される。
イス、Ｌｌ 、 Ｌ２．−・、 Ｌｎは障害監視のため
のラインを示す。第１図に示すマルチプロセッサーの、
例えばプロセッサ−〇Ｐ１とプロセッサーＧＰ１’から
構成される二重化プロ七ノサーシステム要素において、
プロセッサーＣＰ１ｆ主系とし、プロセッサーＧＰ１’
ｆ従系として動作させると、共通・くスＣＢＵＳ全
経由してくる入力テークは共通バスインターフェイスＭ
ＰＩＦ１により受信され、主系のプロセッサーＣＰ１お
よび従系のプロセッサーＣＰ１′へ同時に転送され、共
通バスＣＢＵＳへ出力さｎるテークは、共通バスインタ
ーフェイスＭＰＩＦ１により、主系のプロセッサーＣＰ
１の出力データが選択されて出力される。端末装置ＰＥ
１と主系のプロセンサーＧＰ１および従系のプロセッサ
−〇Ｐ１’との入量力については、端末装置ＰＥ１より
の入力データは、端末インターフェイスＰＥＩＦ１によ
り受信され、主系のプロセッサーＣＰ１およヒ従系のプ
ロセッサー〇ＰＵ’へ同時に転送され、端末装置ＰＥ１
へ出力されるテークは、端末インターフェイスＰＥＩＦ
１により、主系のグロセッサーＣＰｉＯ出力データが選
択されて出力される。
このような従来のマルチプロセッサーにおいては、あら
かじめ二重化構成をとることを考慮したマルチプロセッ
サーとして、共通バスＱＢＵＳの構成、共通バスインタ
ーフェイスＭＰ Ｉ Ｆ １．ＭＰ ＩＦ２゜・・・、
ＭＰＩＦｎの構成、端末インターフェイスＰＥＩＦｔ
、ＰＥｌＦ２．−−−、ＰＥＩＦｎの構成が定められ、
共通バスインターフェイスＭＰＩＦ１．ＭＰＩＦ２゜・
・・、ＭＰＩＦｎおよび端末インターフェイスＰＥＩＦ
１゜ＰＥｌＦ２ 、・・・、ＰＥＩＦｎで、同期照合処
理を行う構成となっているため、それぞれ同期照合回路
を保有する必要があり、装置が複雑で犬きくなり、さら
に、機能に応じて二重化して稼動さ、ぜたクシングルで
稼動させた９ということが自由にできず、マルチプロセ
ッサー全体としてフレキシビリティーノ少ない構成とな
っていた。
かじめ二重化構成をとることを考慮したマルチプロセッ
サーとして、共通バスＱＢＵＳの構成、共通バスインタ
ーフェイスＭＰ Ｉ Ｆ １．ＭＰ ＩＦ２゜・・・、
ＭＰＩＦｎの構成、端末インターフェイスＰＥＩＦｔ
、ＰＥｌＦ２．−−−、ＰＥＩＦｎの構成が定められ、
共通バスインターフェイスＭＰＩＦ１．ＭＰＩＦ２゜・
・・、ＭＰＩＦｎおよび端末インターフェイスＰＥＩＦ
１゜ＰＥｌＦ２ 、・・・、ＰＥＩＦｎで、同期照合処
理を行う構成となっているため、それぞれ同期照合回路
を保有する必要があり、装置が複雑で犬きくなり、さら
に、機能に応じて二重化して稼動さ、ぜたクシングルで
稼動させた９ということが自由にできず、マルチプロセ
ッサー全体としてフレキシビリティーノ少ない構成とな
っていた。
発明の目的
本発明の目的は、かかる従来のマルチプロセッサーの二
重化同期処理の欠点をなくし、簡単なシステム構成、で
フレキシヒリティの大きい二重化同期処理を行なうこと
のできるマルチプロセッサーを提供するにある。
重化同期処理の欠点をなくし、簡単なシステム構成、で
フレキシヒリティの大きい二重化同期処理を行なうこと
のできるマルチプロセッサーを提供するにある。
発明の構成
本発明は上記目的を達成するため、共通バスに第１およ
び第２のプロセッサー全結合するとともに、両者間を同
期照合バスで結合し、第１または第２のプロセッサーの
いずれか一方と端末装置との結合を切換える切換手段を
設けるものであり、また、第１の共通バスに第１および
第２のプロセッサーと端末装置とを結合するとともに、
第１および第２のプロセッサー間を同期照合バスで結合
し、第１または第２のプロセッサーのいずれカ一方と第
２の共通バスとの結合を切換える切換手段を設けるもの
である。
び第２のプロセッサー全結合するとともに、両者間を同
期照合バスで結合し、第１または第２のプロセッサーの
いずれか一方と端末装置との結合を切換える切換手段を
設けるものであり、また、第１の共通バスに第１および
第２のプロセッサーと端末装置とを結合するとともに、
第１および第２のプロセッサー間を同期照合バスで結合
し、第１または第２のプロセッサーのいずれカ一方と第
２の共通バスとの結合を切換える切換手段を設けるもの
である。
実施例の説明
以下に本発明の実施例を図面を用いて説明する。
第２図は、本発明のマルチプロセッサーの一実施例を示
すブロック図である。図において、ＣＢＵＳは共通バス
、ＣＰｌ 、 ＣＰ１’ 、 ＣＦ２ 、 、ＣＰ２
’・・・・・・ＣＩ’ｈ。
すブロック図である。図において、ＣＢＵＳは共通バス
、ＣＰｌ 、 ＣＰ１’ 、 ＣＦ２ 、 、ＣＰ２
’・・・・・・ＣＩ’ｈ。
ＣＰｎ’は７− Ｄ セｙ ”ｆ、５ＢＵＳ１．５ＲＵ
Ｓ２ 、−。
Ｓ２ 、−。
５ＢＵＳｎは同期照合バス、ＳＷｌ、 ＳＷ２ 、 ＝
−・−ＳＷｎは切換スイッチ、ＰＥ１ 、ＰＥ２ 、・
・・・・・ＰＥｎは端末装置を示す。各プロセッサー〇
Ｐ１．ＣＰ１’ 、 ＣＦ２．ＣＰ２’。
−・−ＳＷｎは切換スイッチ、ＰＥ１ 、ＰＥ２ 、・
・・・・・ＰＥｎは端末装置を示す。各プロセッサー〇
Ｐ１．ＣＰ１’ 、 ＣＦ２．ＣＰ２’。
・・・・・・ＣＰｎ 、 ＣＰｎ’は、それぞれ直接に
共通ノ（スＣＢＵＳと接続されている。さらに、各プロ
セッサー〇Ｐ１． ｃｐ１’ 、 ＣＦ２ 、 ＣＰ２
’ 、 −−−−−ＣＰｎ 、ＣＰｎ’と端末装置ＰＥ
１．ＰＥｚ、・・・・・・ＰＥｎとの接続は、それぞれ
切換スイッチＳＷ１．３ＶＶ２ 、・・・・・・ＳＷｎ
、によって実現される。
共通ノ（スＣＢＵＳと接続されている。さらに、各プロ
セッサー〇Ｐ１． ｃｐ１’ 、 ＣＦ２ 、 ＣＰ２
’ 、 −−−−−ＣＰｎ 、ＣＰｎ’と端末装置ＰＥ
１．ＰＥｚ、・・・・・・ＰＥｎとの接続は、それぞれ
切換スイッチＳＷ１．３ＶＶ２ 、・・・・・・ＳＷｎ
、によって実現される。
今、第２図に示すマルチプロセッサーの例えばプロセッ
サー〇Ｐ１およびプロセッサー〇Ｐ１’から構成される
二重化プロセッサーシステム要素において、プロセッサ
ーＣＰＩ ｆ主系、プロセッサーＣＰ１ ’を従系とし
て動作させると、共通バスＣＢＵＳ’ｉ経由してくる入
力テークは、同時に主系および従系のプロセッサー〇Ｐ
１ 、 ＣＰ１’に取込まれ、各々のプロセッサ−〇Ｐ
Ｉ 、 Ｃｐ、ｉ’で同一の処理が行われる。
サー〇Ｐ１およびプロセッサー〇Ｐ１’から構成される
二重化プロセッサーシステム要素において、プロセッサ
ーＣＰＩ ｆ主系、プロセッサーＣＰ１ ’を従系とし
て動作させると、共通バスＣＢＵＳ’ｉ経由してくる入
力テークは、同時に主系および従系のプロセッサー〇Ｐ
１ 、 ＣＰ１’に取込まれ、各々のプロセッサ−〇Ｐ
Ｉ 、 Ｃｐ、ｉ’で同一の処理が行われる。
一方、端末装置ＰＥ１は切換スイッチＳＷ１により常時
は主系のプロセンサーＣＰ１とのみ接続されているとす
ると、端末装置ＰＥ１よりの入力データは、主系のプロ
セッサーＣＰ１にのみ取込まれることになジ、主系のプ
ロセッサー〇Ｐ１は、端末装置ＰＥ１よυの入力データ
を共通バスＣＢＵＳｉ経由して従系のグロセノサー〇Ｐ
フ＃へ転送し、主系および従系のプロセッサーＣＰ１
、 ＣＰ１’で同一の処理ＩＴう。
は主系のプロセンサーＣＰ１とのみ接続されているとす
ると、端末装置ＰＥ１よりの入力データは、主系のプロ
セッサーＣＰ１にのみ取込まれることになジ、主系のプ
ロセッサー〇Ｐ１は、端末装置ＰＥ１よυの入力データ
を共通バスＣＢＵＳｉ経由して従系のグロセノサー〇Ｐ
フ＃へ転送し、主系および従系のプロセッサーＣＰ１
、 ＣＰ１’で同一の処理ＩＴう。
同一の処理の結果は、主系および従系のプロセッサー〇
Ｐ１ 、 ＣＰ１’の同期照合プログラムにより、同期
照合バス５ＢＵＳ１を経由して、従系のプロセッサーＣ
Ｐ１′から主系のプロセッサー〇Ｐ１へ転送され、主糸
のプロセッサー〇ＰＩで同期照合処理を行い、同一の処
理の結果が主系および従系のプロセッサーＣＰ１ 、
ＣＰ１’ で等しくなっているがどうか判定を行い、
等しくなっていない時には、主系および従系のプロセッ
サー〇Ｐ１ 、 ＣＰＩ’ は障害処理を行なう。
Ｐ１ 、 ＣＰ１’の同期照合プログラムにより、同期
照合バス５ＢＵＳ１を経由して、従系のプロセッサーＣ
Ｐ１′から主系のプロセッサー〇Ｐ１へ転送され、主糸
のプロセッサー〇ＰＩで同期照合処理を行い、同一の処
理の結果が主系および従系のプロセッサーＣＰ１ 、
ＣＰ１’ で等しくなっているがどうか判定を行い、
等しくなっていない時には、主系および従系のプロセッ
サー〇Ｐ１ 、 ＣＰＩ’ は障害処理を行なう。
障害処理とし７ては、例えば、主系のプロセッサー Ｃ
ＰＩは従系のプロセッサーＣＰ１′が障害であると判断
Ｌ、従系のプロセッサーＣＰ１′ へ共通バスＣＢＵ
Ｓを経由して、障害通報を送出し、以後、シングルプロ
セッサーとして主系のプロセッサーＣＰ１のみで処理を
続行し、従系のプロセッサーｃｐｉ’は、共通バスＣＢ
ＵＳを経由して、主系のプロセッサーＣＰｊよシの障害
通報を受信すると、内部の診断プログラムを起動して、
自己診断を行うということがある。
ＰＩは従系のプロセッサーＣＰ１′が障害であると判断
Ｌ、従系のプロセッサーＣＰ１′ へ共通バスＣＢＵ
Ｓを経由して、障害通報を送出し、以後、シングルプロ
セッサーとして主系のプロセッサーＣＰ１のみで処理を
続行し、従系のプロセッサーｃｐｉ’は、共通バスＣＢ
ＵＳを経由して、主系のプロセッサーＣＰｊよシの障害
通報を受信すると、内部の診断プログラムを起動して、
自己診断を行うということがある。
同一処理の結果が等しい場合には、主系のプロセッサー
〇Ｐ１のみが出力処理を行って、同一の処理の結果を出
力する。このようにして、マルチプロセッサーの二重化
同期処理が実行される。
〇Ｐ１のみが出力処理を行って、同一の処理の結果を出
力する。このようにして、マルチプロセッサーの二重化
同期処理が実行される。
ところで、機能によっては、二重化プロセッサーｆそれ
ぞれシングルで稼動させたい時もあり、あるいは主系の
プロセッサー〇Ｐ１に障害が発生する時もあり、このよ
うな場合は、従系のプロセッサーＣＰ１′からのプログ
ラムによる制御により切換スイッチ５Ｗ１ｆ切換えて従
系のグロセッ−４７−ＣＰ１’ ｆｔｆ独立のプロセ
ッサーとして稼動させることにより、主系および従系の
プロセッサーＣＦ＋１ 。
ぞれシングルで稼動させたい時もあり、あるいは主系の
プロセッサー〇Ｐ１に障害が発生する時もあり、このよ
うな場合は、従系のプロセッサーＣＰ１′からのプログ
ラムによる制御により切換スイッチ５Ｗ１ｆ切換えて従
系のグロセッ−４７−ＣＰ１’ ｆｔｆ独立のプロセ
ッサーとして稼動させることにより、主系および従系の
プロセッサーＣＦ＋１ 。
ＣＰｉ’にそれぞれシングルで稼動させることが可能で
あり、また従系のプロセッサー〇Ｐ１’ のみ全稼動
させることが可能となる。
あり、また従系のプロセッサー〇Ｐ１’ のみ全稼動
させることが可能となる。
このように、本実施例によれば、主系および従系のプロ
セッサー〇ＰＩ 、 Ｃ’ＰＩ’ ｆｆ、同期照合バ
スで互いに接続するとともに、共通バスＣＢＵＳに従来
のような同期照合回路を保有するインターフェイスを介
さずにそれぞれ接続しているため、装置が簡略化される
ことになり、また両プロセッサーＣＰ１ 、 ＣＰｉ’
ｆｔｆそれぞれシングルで稼動させることができる
ので、全体としてフレキシビリティ−の犬きｌ二重化同
期処理を行なうことのできるマルチプロセッサーを構成
することができる。
セッサー〇ＰＩ 、 Ｃ’ＰＩ’ ｆｆ、同期照合バ
スで互いに接続するとともに、共通バスＣＢＵＳに従来
のような同期照合回路を保有するインターフェイスを介
さずにそれぞれ接続しているため、装置が簡略化される
ことになり、また両プロセッサーＣＰ１ 、 ＣＰｉ’
ｆｔｆそれぞれシングルで稼動させることができる
ので、全体としてフレキシビリティ−の犬きｌ二重化同
期処理を行なうことのできるマルチプロセッサーを構成
することができる。
第３図は本発明のマルチプロセッサーの他の実施例を示
すブロック図である。図において、 ＣＢＵＳｌは切換
スイッチＳＷ１． ＳＷ２ 、・・・ＳＷｎが接続され
た共通バス、ＣＢＵＳ２はプロセッサーＣＰ１ 、 Ｃ
’Ｐ１’。
すブロック図である。図において、 ＣＢＵＳｌは切換
スイッチＳＷ１． ＳＷ２ 、・・・ＳＷｎが接続され
た共通バス、ＣＢＵＳ２はプロセッサーＣＰ１ 、 Ｃ
’Ｐ１’。
ＣＦ２ 、 ＣＰ２’ −ＣＰｎ 、 ＣＰｎ’が直接
接続された共通バスであり、端末装置ＰＥ１．ＰＥ２・
・ＰＥｎは共通バスｃＢｕｓ２に接続されている。５Ｂ
ＵＳ１゜５ＢＵＳ２・・・Ｓ ＢＵ Ｓｎは第２図に示
した実施例と同様の同期照合バスである。
接続された共通バスであり、端末装置ＰＥ１．ＰＥ２・
・ＰＥｎは共通バスｃＢｕｓ２に接続されている。５Ｂ
ＵＳ１゜５ＢＵＳ２・・・Ｓ ＢＵ Ｓｎは第２図に示
した実施例と同様の同期照合バスである。
第３図に示すマルチプロセッサーのプロセッサ−ＣＰ１
に主系、プロセッサーＣＰ２ ｆ従系として動作させる
と、端末装置ＰＥ１よりの入力データは、共通バスＣＢ
ＵＳ２ ′ｆｆ経由して、同時に主系および従系のプロ
セッサーＣＰ１． ＣＰ１’に取込まれ、各々のプロセ
ッサーＣＰ１ 、 ＣＰ１’で同一の処理が行なわれる
。一方、共通バスＣＢＵＳ１は切換スイッチＳＷ１によ
シ常時は主系のプロセッサー〇Ｐ１とのみ接続されてい
るとすると、共通バスＣＢＵＳＩを経由してぐる入力デ
ータは、主系のプロセッサー〇Ｐｉにのみ取込まれるこ
とになり、主系のプロセッサーＣＰ１は、共通バスＣＢ
ＵＳ１ よりの入力データを共通バスＣＢＵＳ２を経由
して従系のプロセッサーＣＰ１ ’へ転送し、主系およ
び従系のプロセッサーａｐ１． ｃｐｔ’で同一の処理
を行なう。同一の処理の結果は、主系および従系のプロ
セッサ−Ｃｐｉ 、 Ｃｐｉ ’ の同期照合プログ
ラムの制御により、同期照合バス５ＢＵＳ１ｆ、）経由
して、従系のプロセッサーＣＰ１′ から主系のプロセ
ッサーＣＰｉへ転送され、主系のプロセッサーＣＰ１で
同期照合処理を行なう。同期照合処理の結果、従系のプ
ロセッサーＣｐ１１ が障害であると判断した場合は
、従系のプロセッサー〇Ｐ１’ へ共通バスＣＢＵＳ
２−ｔＢ出して障害通報を送出し、以後は主系のプロセ
ッサーＣＰ１はシングルプロセッサーとして動作する。
に主系、プロセッサーＣＰ２ ｆ従系として動作させる
と、端末装置ＰＥ１よりの入力データは、共通バスＣＢ
ＵＳ２ ′ｆｆ経由して、同時に主系および従系のプロ
セッサーＣＰ１． ＣＰ１’に取込まれ、各々のプロセ
ッサーＣＰ１ 、 ＣＰ１’で同一の処理が行なわれる
。一方、共通バスＣＢＵＳ１は切換スイッチＳＷ１によ
シ常時は主系のプロセッサー〇Ｐ１とのみ接続されてい
るとすると、共通バスＣＢＵＳＩを経由してぐる入力デ
ータは、主系のプロセッサー〇Ｐｉにのみ取込まれるこ
とになり、主系のプロセッサーＣＰ１は、共通バスＣＢ
ＵＳ１ よりの入力データを共通バスＣＢＵＳ２を経由
して従系のプロセッサーＣＰ１ ’へ転送し、主系およ
び従系のプロセッサーａｐ１． ｃｐｔ’で同一の処理
を行なう。同一の処理の結果は、主系および従系のプロ
セッサ−Ｃｐｉ 、 Ｃｐｉ ’ の同期照合プログ
ラムの制御により、同期照合バス５ＢＵＳ１ｆ、）経由
して、従系のプロセッサーＣＰ１′ から主系のプロセ
ッサーＣＰｉへ転送され、主系のプロセッサーＣＰ１で
同期照合処理を行なう。同期照合処理の結果、従系のプ
ロセッサーＣｐ１１ が障害であると判断した場合は
、従系のプロセッサー〇Ｐ１’ へ共通バスＣＢＵＳ
２−ｔＢ出して障害通報を送出し、以後は主系のプロセ
ッサーＣＰ１はシングルプロセッサーとして動作する。
同期照合の結果、異常がないと判断した場合には、主系
のプロセッサーＣＰ１のみが出力を行って、同一の処理
の結果を出力する。このようにして、マルチプロセッサ
ーの二重化同期処理が実行される。
のプロセッサーＣＰ１のみが出力を行って、同一の処理
の結果を出力する。このようにして、マルチプロセッサ
ーの二重化同期処理が実行される。
主系および従系のプーセッ−ｔ−ＣＰ１． ＣＰ１’
ｆそれぞれシングルで稼動させる場合は、従系のプロ
セッサーＣｐｓ、 ／からの制御により切換スイッチＳ
Ｗ１ を切換えて先の実施例と同様に行なうことがで
きる。
ｆそれぞれシングルで稼動させる場合は、従系のプロ
セッサーＣｐｓ、 ／からの制御により切換スイッチＳ
Ｗ１ を切換えて先の実施例と同様に行なうことがで
きる。
このように、本実施例においても、同期照合バス５ＢＵ
Ｓ１．切換スイッチ５Ｗ１ｉ有するため、簡単な構成で
フレキシプリティーのある、二重化同期処理を行なうこ
とのできるマルチプロセッサーが得られる。
Ｓ１．切換スイッチ５Ｗ１ｉ有するため、簡単な構成で
フレキシプリティーのある、二重化同期処理を行なうこ
とのできるマルチプロセッサーが得られる。
発明の詳細
な説明したように本発明は、第１および第２のプロセッ
サーを同期照合バスで結合するとともに、各グロセノサ
ー全それぞれ共通バスに結合し、端末装置を切換スイッ
チを介して第１および第２のプロセッサーに結合するか
、またもしくは端末装置を上記共通バスに結合し、他の
共通バスを切換スイッチを介して第１および第２のプロ
セッサーに結合するものであるため、同期照合処理は、
第１および第２のプロセッサーの同期照合プログラムに
よって同期照合バスを介して実行することができるよう
になり、従来のような複雑な同期照合回路を保有する二
重化インターフェイスを必要とせず、装置全体の構成が
簡略化されるとともに、機能に応じて各プロセッサーを
シングルで稼動させることが可能であり、したがって装
置全体のフレキシビリティ−が太きくなる、二重化向°
期処理全行なうことのできるマルチプロセッサーが得ら
れる。
サーを同期照合バスで結合するとともに、各グロセノサ
ー全それぞれ共通バスに結合し、端末装置を切換スイッ
チを介して第１および第２のプロセッサーに結合するか
、またもしくは端末装置を上記共通バスに結合し、他の
共通バスを切換スイッチを介して第１および第２のプロ
セッサーに結合するものであるため、同期照合処理は、
第１および第２のプロセッサーの同期照合プログラムに
よって同期照合バスを介して実行することができるよう
になり、従来のような複雑な同期照合回路を保有する二
重化インターフェイスを必要とせず、装置全体の構成が
簡略化されるとともに、機能に応じて各プロセッサーを
シングルで稼動させることが可能であり、したがって装
置全体のフレキシビリティ−が太きくなる、二重化向°
期処理全行なうことのできるマルチプロセッサーが得ら
れる。
第１図は従来のマルチプロセッサーを示すブロック図、
第２図は本発明のマルチプロセッサーの一実施例を示す
ブロック図、第３図は本発明の他の実施例を示すブ０，
１り図である。 ＣＢＵＳ 、ＣＢＵＳｌ 、ＣＢＵＳ２＝・＝・共通バ
ス、Ｃｐｉ 、ＣＰＵ’ 、ＣＦ２ 、ＣＰ２’ 〜Ｃ
Ｐｎ 、ＣＰｎ’ ＝−・・・プロセッサー、ＰＥ１．
ＰＫ２〜ＰＥｎ・・・・・・端末装置、５ＢＵＳ１，
５ＢＵＳ２ 、〜５ＢＵＳｎ−＝−・同期照合バス、Ｓ
Ｗｌ 、 ＳＷ’２、〜ＳＷｎ・・・・・・切換スイッ
チ。
第２図は本発明のマルチプロセッサーの一実施例を示す
ブロック図、第３図は本発明の他の実施例を示すブ０，
１り図である。 ＣＢＵＳ 、ＣＢＵＳｌ 、ＣＢＵＳ２＝・＝・共通バ
ス、Ｃｐｉ 、ＣＰＵ’ 、ＣＦ２ 、ＣＰ２’ 〜Ｃ
Ｐｎ 、ＣＰｎ’ ＝−・・・プロセッサー、ＰＥ１．
ＰＫ２〜ＰＥｎ・・・・・・端末装置、５ＢＵＳ１，
５ＢＵＳ２ 、〜５ＢＵＳｎ−＝−・同期照合バス、Ｓ
Ｗｌ 、 ＳＷ’２、〜ＳＷｎ・・・・・・切換スイッ
チ。
Claims (2)
- （１）共通バスに結合された第１および第２のプロセッ
サーと、前記第１および第２のプロセッサーを結合して
同期照合を行なう同期照合バスと、前記第１または第２
のプロセッサーに制御される端末装置と、前記端末装置
全前記第１または第２のプロセッサーのいずれか一方に
結合する切換手段とを有し、常時は前記端末装置は前記
切換手段によって前記第１捷たは第２のプロセッサーの
いずれか一方に結合されているようにしたマルチプロセ
ッサー。 - （２）第１の共通バスに結合された第１および第２のプ
ロセッサーと、前記第１の共通バスに結合され、前記第
１または第２のプロセッサーに制御される端末装置と、
前記第１および第２のプロセッサーを結合して同期照合
を行なう同期照合バスと、前記第１または第２のプロセ
ッサーのいずれ力・一方を第２の共通バスに結合する切
換手段とを有し、常時は前記第２の共通バスは前記切換
手段によって前記第１または第２のプロセッサーのいず
れか一方に結合されるようにしたマルチプロセッサー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175724A JPS5965368A (ja) | 1982-10-06 | 1982-10-06 | マルチプロセツサ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175724A JPS5965368A (ja) | 1982-10-06 | 1982-10-06 | マルチプロセツサ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965368A true JPS5965368A (ja) | 1984-04-13 |
| JPS644221B2 JPS644221B2 (ja) | 1989-01-25 |
Family
ID=16001123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175724A Granted JPS5965368A (ja) | 1982-10-06 | 1982-10-06 | マルチプロセツサ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721106A (ja) * | 1993-06-30 | 1995-01-24 | Nec Corp | ネットワーク管理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559520A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Output switching system for processor duplication system |
| JPS58205273A (ja) * | 1982-05-26 | 1983-11-30 | Hitachi Ltd | 多重化システム |
-
1982
- 1982-10-06 JP JP57175724A patent/JPS5965368A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559520A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Output switching system for processor duplication system |
| JPS58205273A (ja) * | 1982-05-26 | 1983-11-30 | Hitachi Ltd | 多重化システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721106A (ja) * | 1993-06-30 | 1995-01-24 | Nec Corp | ネットワーク管理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644221B2 (ja) | 1989-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0528538B1 (en) | Mirrored memory multi processor system | |
| US4684885A (en) | Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration | |
| JPS5935057B2 (ja) | マルチ構成可能なモジユ−ル処理装置 | |
| JPH0683660A (ja) | モジュール化プロセッサ・システム | |
| US5452462A (en) | Global communication interrupt control system for communication between real and virtual machine systems using global communication functions of a shared memory | |
| LALA | Advanced information processing system | |
| JPS5965368A (ja) | マルチプロセツサ− | |
| JP7512529B2 (ja) | データ処理のためのデータ処理ネットワーク | |
| JP2774675B2 (ja) | バスコントローラ | |
| JPS589460B2 (ja) | 複合デ−タ処理ユニツト・デ−タ処理装置 | |
| JP2871372B2 (ja) | 二重化プロセッサ装置 | |
| JPS5911455A (ja) | 中央演算処理装置の冗長システム | |
| JPS6337420B2 (ja) | ||
| JPH0126096B2 (ja) | ||
| JPS58214958A (ja) | マルチプロセツサシステムの同期デ−タ転送方式 | |
| JPH11327941A (ja) | 二重化計算機システム | |
| JPH1027110A (ja) | 複数台のコンピュータによるコンピュータシステム | |
| JPH0283630A (ja) | 汎用処理システム診断方式 | |
| JP3039918B2 (ja) | プロセッサシステム | |
| JPH05204873A (ja) | 分散型処理システムにおける処理装置間通信処理方法 | |
| JPS61100036A (ja) | ２重化システムデ−タ受信処理方式 | |
| JPH0362229A (ja) | 照合２重化プログラム制御方式 | |
| JPH1021202A (ja) | 二重系コンピュータのネットワーク接続方式 | |
| JPH0395660A (ja) | 複数中央処理装置システムにおけるシステム時刻設定方式 | |
| JPH0225962A (ja) | シリアル伝送によるプロセッサ間通信方式 |