JPS5965447A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5965447A JPS5965447A JP57175725A JP17572582A JPS5965447A JP S5965447 A JPS5965447 A JP S5965447A JP 57175725 A JP57175725 A JP 57175725A JP 17572582 A JP17572582 A JP 17572582A JP S5965447 A JPS5965447 A JP S5965447A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特に半導体装置の素子
分離領域の形成方法に関するものである。
分離領域の形成方法に関するものである。
従来例の構成とその問題点
従来、半導体装置の製造における素子分離領域の形成方
法として、素子分離領域となるべき部分をエツチングし
て凹部を形成した後、凹部内に多結晶シリコンを埋め込
み素子分離領域を形成するという方法がある。その従来
技術の一例を第１図により説明する。
法として、素子分離領域となるべき部分をエツチングし
て凹部を形成した後、凹部内に多結晶シリコンを埋め込
み素子分離領域を形成するという方法がある。その従来
技術の一例を第１図により説明する。
シリコン酸化膜（ＳｉＯβ）２及びシリコン窒化膜（８
１３Ｎ４膜）３が形成されたＰ形半導体基板（Ｓｔ 基
板）１上にホトリソ技術により所望の分離パターン巾を
有するホトレジストパターン４を形成する。このホトレ
ジストパターン４をエツチングマスクにしてＳｉ３Ｎ４
膜３及び５ｌｏ２膜２をエツチングした後、異方性ドラ
イエツチングにより８１基板１を目標の深さだけエツチ
ングして凹部５を形成する。そして、チャネルストッパ
ー用のボロンイオン注入を行ない凹部５底面にイオン注
入領域６を形成する（第１図ａ）。
１３Ｎ４膜）３が形成されたＰ形半導体基板（Ｓｔ 基
板）１上にホトリソ技術により所望の分離パターン巾を
有するホトレジストパターン４を形成する。このホトレ
ジストパターン４をエツチングマスクにしてＳｉ３Ｎ４
膜３及び５ｌｏ２膜２をエツチングした後、異方性ドラ
イエツチングにより８１基板１を目標の深さだけエツチ
ングして凹部５を形成する。そして、チャネルストッパ
ー用のボロンイオン注入を行ない凹部５底面にイオン注
入領域６を形成する（第１図ａ）。
次にホトレジストパターン４を除去し、加熱酸化法によ
り凹部５表面にＳｔ○２膜７を形成する。
り凹部５表面にＳｔ○２膜７を形成する。
その後、Ｐｏ ｌ ｙＳ ｉ膜８を形成する（第１図ｂ
）。
）。
次に、ドライエツチングあるいはウェットエツチング法
等により５ｉ３Ｎ＝膜３上のＰｏ１ｙＳｉ膜８を除去す
ることによって四部５内にＰｏ１ｙＳｉ膜８ａを残す（
第１図Ｃ）。
等により５ｉ３Ｎ＝膜３上のＰｏ１ｙＳｉ膜８を除去す
ることによって四部５内にＰｏ１ｙＳｉ膜８ａを残す（
第１図Ｃ）。
次に、Ｐｏ １ ｙＳ ｉ膜８ａを酸化し、５ＩＯ２膜
９を形成する。その後、Ｓｉ３Ｎ４膜３及びＳ １０２
膜２を除去することによって、第１図ｄの如く、四部６
０犬部分がＰｏ１ｙＳｉ膜８ａで埋−まっている構造を
有する素子分離領域を形成することができる。
９を形成する。その後、Ｓｉ３Ｎ４膜３及びＳ １０２
膜２を除去することによって、第１図ｄの如く、四部６
０犬部分がＰｏ１ｙＳｉ膜８ａで埋−まっている構造を
有する素子分離領域を形成することができる。
しかし、上記方法におもては、５ｉ３ｈ４膜３上のＰｏ
１ｙＳｉ膜８をエツチング除去した際、凹部５の領域上
に形成されたＰｏ ｌ ｙＳ ｉ膜８も同じエツチング
レートでエツチングされてし１う゛。そのため、凹部５
内に残存するＰｏ１ｙＳｉ膜８ａには、段差が生じ、Ａ
ＩＶ 配線の断線の原因になるという問題がある。さら
に、凹部５のパターン巾がいろいろと異なっている半導
体装置の場合には、上記の方法を使用することが困難で
ある。なぜならば、比較的微細なパターン巾を有する凹
部で、しかも、パターン巾が一定ならばＳｉ３Ｎ４膜３
上と凹部６上のＰｏ１ｙＳｉ膜の厚さの差によって凹部
６内にＰｏ１ｙＳｉ膜８ａを残存させることができる。
１ｙＳｉ膜８をエツチング除去した際、凹部５の領域上
に形成されたＰｏ ｌ ｙＳ ｉ膜８も同じエツチング
レートでエツチングされてし１う゛。そのため、凹部５
内に残存するＰｏ１ｙＳｉ膜８ａには、段差が生じ、Ａ
ＩＶ 配線の断線の原因になるという問題がある。さら
に、凹部５のパターン巾がいろいろと異なっている半導
体装置の場合には、上記の方法を使用することが困難で
ある。なぜならば、比較的微細なパターン巾を有する凹
部で、しかも、パターン巾が一定ならばＳｉ３Ｎ４膜３
上と凹部６上のＰｏ１ｙＳｉ膜の厚さの差によって凹部
６内にＰｏ１ｙＳｉ膜８ａを残存させることができる。
しかし、凹部５のパターン巾が広いと５１３Ｎ４膜上と
凹部上のＰｏ ｌ ｙＳ ｉ膜の厚さが同じ程度になる
ため、５１３Ｎ４膜上のＰｏ１ｙＳｉ膜をエツチングし
た際、凹部５内のＰｏ ｌ ｙＳ ｉ膜も同様に工１．
チングされてしまうだめ、細部内にＰｏ１ｙＳｉが残存
しないという問題点がある。
凹部上のＰｏ ｌ ｙＳ ｉ膜の厚さが同じ程度になる
ため、５１３Ｎ４膜上のＰｏ１ｙＳｉ膜をエツチングし
た際、凹部５内のＰｏ ｌ ｙＳ ｉ膜も同様に工１．
チングされてしまうだめ、細部内にＰｏ１ｙＳｉが残存
しないという問題点がある。
また、特開昭５０−１０７８７７号公報には、凹部にホ
トレジストを残存させ、ホトレジストをマスクにして埋
込物質をエツチングし、溝中にのみ埋込物質を残存させ
るという提案がされている。
トレジストを残存させ、ホトレジストをマスクにして埋
込物質をエツチングし、溝中にのみ埋込物質を残存させ
るという提案がされている。
しかしながら上記の例でも、四部の巾が広いとホトレジ
ストが残存しないので、エツチングマスクの役目を果さ
ず、溝中に埋込物質を残存させることができないという
問題点がある。
ストが残存しないので、エツチングマスクの役目を果さ
ず、溝中に埋込物質を残存させることができないという
問題点がある。
ところで、本発明者らの検削によれば、拡散領域の半導
体膜のエツチングレートが拡散していない領域の半導体
膜のエツチングレートに比べて１０〜２０倍程度速いこ
とを見い出し、その結果、所望領域以外の半導体膜に選
択拡散をした後、選択エッチすれば拡散されていない所
望領域の半導体膜のみが残存することが判明しだ０ 発明の目的 本発明はこのような従来の問題に鑑み、半導体膜のパタ
ーンの形成においてエツチングマスクを用いることなく
選択的に形成できる半導体装置の製造方法を提供するこ
とを目的とする。そして、本発明の他の目的は、素子分
離領域となる凹部内に凹部のパターン巾に依存すること
なく、選択的に半導体膜を残存させることによって半導
体基板表面とほぼ同じ高さを有する素子分離領域を精度
良く形成できる半導体装置の製造方法を提供することで
ある。
体膜のエツチングレートが拡散していない領域の半導体
膜のエツチングレートに比べて１０〜２０倍程度速いこ
とを見い出し、その結果、所望領域以外の半導体膜に選
択拡散をした後、選択エッチすれば拡散されていない所
望領域の半導体膜のみが残存することが判明しだ０ 発明の目的 本発明はこのような従来の問題に鑑み、半導体膜のパタ
ーンの形成においてエツチングマスクを用いることなく
選択的に形成できる半導体装置の製造方法を提供するこ
とを目的とする。そして、本発明の他の目的は、素子分
離領域となる凹部内に凹部のパターン巾に依存すること
なく、選択的に半導体膜を残存させることによって半導
体基板表面とほぼ同じ高さを有する素子分離領域を精度
良く形成できる半導体装置の製造方法を提供することで
ある。
発明の構成
本発明は、半導体基板上に不純物を含んだ堆積被膜（例
えばＰＳＧ膜、Ａｓ ドープｌ’ Ｓ １０２膜）の
パターンを形成した後、堆積被膜の表面層をエツチング
し、半導体膜（例えばＰｏＬｙＳｉ膜、アモルファスＳ
ｔ 膜）を形成し熱処理により堆積被膜パターンから選
択的に半導体膜中へ不純物を拡散して不純物拡散領域を
形成する。その後エツチングレートの差によって選択的
にエツチングレートの速い不純物拡散領域の半導体膜は
除去し、エツチングレートの遅い不純物の拡散されてい
ない領域の半導体膜は残存させるという独特の方法を用
いていることを特徴とするものである。すなわち、素子
分離領域形成において、素子分離領域となる凹部領域以
外の半導体基板表面に不純物を含む堆積被膜を形成し、
その表面層をエツチングしておく。そうすれば、半導体
膜形成後、熱処理により凹部内以外の半導体膜に選択的
に不純物を拡散することができる。選択拡散後、エツチ
ングレートの差によって選択エッチすれば、凹部内の不
純物の拡散されていない半導体膜のみが残存するという
ものである。
えばＰＳＧ膜、Ａｓ ドープｌ’ Ｓ １０２膜）の
パターンを形成した後、堆積被膜の表面層をエツチング
し、半導体膜（例えばＰｏＬｙＳｉ膜、アモルファスＳ
ｔ 膜）を形成し熱処理により堆積被膜パターンから選
択的に半導体膜中へ不純物を拡散して不純物拡散領域を
形成する。その後エツチングレートの差によって選択的
にエツチングレートの速い不純物拡散領域の半導体膜は
除去し、エツチングレートの遅い不純物の拡散されてい
ない領域の半導体膜は残存させるという独特の方法を用
いていることを特徴とするものである。すなわち、素子
分離領域形成において、素子分離領域となる凹部領域以
外の半導体基板表面に不純物を含む堆積被膜を形成し、
その表面層をエツチングしておく。そうすれば、半導体
膜形成後、熱処理により凹部内以外の半導体膜に選択的
に不純物を拡散することができる。選択拡散後、エツチ
ングレートの差によって選択エッチすれば、凹部内の不
純物の拡散されていない半導体膜のみが残存するという
ものである。
実施例の説明
第２図は半導体膜を埋込み、素子分離領域を形成する本
発明の第１の実施例を示す。
発明の第１の実施例を示す。
Ｐ形Ｓｉ 基板１ｏ上に厚さｏ 、 ｏｓ μｍのＳ
ｉ０２膜１１、約０．１μｍのＳｉ３Ｎ４膜１２及び約
ｏ、２１ＩｒＱの厚さを有する不純物を含んだ堆積被膜
例え°ばＰＳＧ膜１３を形成する。Ｓ ’、３Ｎ４膜１
２は膜化２散防止膜となる。そして、ホトリソ技術によ
り分離領域以外の領域上にホトレジストノくターフ１４
を形成する（第２図ａ）。
ｉ０２膜１１、約０．１μｍのＳｉ３Ｎ４膜１２及び約
ｏ、２１ＩｒＱの厚さを有する不純物を含んだ堆積被膜
例え°ばＰＳＧ膜１３を形成する。Ｓ ’、３Ｎ４膜１
２は膜化２散防止膜となる。そして、ホトリソ技術によ
り分離領域以外の領域上にホトレジストノくターフ１４
を形成する（第２図ａ）。
次に、ホトレジストパターン１４をマスクにしてＰＳＧ
膜１３．Ｓｉ３Ｎ４膜１２．Ｓｉ○２膜１１及びＳｉ
基板１ｏを所望の深さまでエツチングする。
膜１３．Ｓｉ３Ｎ４膜１２．Ｓｉ○２膜１１及びＳｉ
基板１ｏを所望の深さまでエツチングする。
例えば、ＰＳＧ膜１３，５ｉ３Ｎ４１２，５ｉ０２膜１
１のエツチングは、反応性スノくツタエツチング法でエ
ツチングガスとしてＣ２Ｆ６．Ｃ３Ｆ８．Ｃ４Ｆ８゜Ｃ
Ｆ４（Ｓｉ３Ｎ４膜エッチの場合）のいずれかを用いて
行なう。−１：た、Ｓｉ 基板１ｏのエツチングは、反
応性スパンタエッチング法あるいは反応性イオンビーム
エツチング法等のドライエツチング技術で工、）チング
ガスとしてＣＦ４．ＣＣｌ４．ＣＦ２Ｃｌ２゜ＳＦ６の
いずれかを用いてＳｉ 基板１ｏの表面から所望の深さ
までＳＬ をエツチングし、凹部１５を形成する。その
後、Ｓｉ基板１０の導電形と同じ導電形を有する例えば
ボロ／をイオン注入し、凹部１５の底部にチャネルスト
ッパーとなるイオン注入領域１６を形成する（第２図ｂ
）。
１のエツチングは、反応性スノくツタエツチング法でエ
ツチングガスとしてＣ２Ｆ６．Ｃ３Ｆ８．Ｃ４Ｆ８゜Ｃ
Ｆ４（Ｓｉ３Ｎ４膜エッチの場合）のいずれかを用いて
行なう。−１：た、Ｓｉ 基板１ｏのエツチングは、反
応性スパンタエッチング法あるいは反応性イオンビーム
エツチング法等のドライエツチング技術で工、）チング
ガスとしてＣＦ４．ＣＣｌ４．ＣＦ２Ｃｌ２゜ＳＦ６の
いずれかを用いてＳｉ 基板１ｏの表面から所望の深さ
までＳＬ をエツチングし、凹部１５を形成する。その
後、Ｓｉ基板１０の導電形と同じ導電形を有する例えば
ボロ／をイオン注入し、凹部１５の底部にチャネルスト
ッパーとなるイオン注入領域１６を形成する（第２図ｂ
）。
次に、ホトレジストパターン１４を除去した後、加熱酸
化法により凹部１６表面に絶縁性の薄膜例えば厚さ約０
．１μｍの８１０２膜１７を形成する。
化法により凹部１６表面に絶縁性の薄膜例えば厚さ約０
．１μｍの８１０２膜１７を形成する。
このとき、加熱酸化によりＰＳＧ膜１３０表面層１３ａ
のリン濃度が下がる（第２図Ｃ）。
のリン濃度が下がる（第２図Ｃ）。
次にリン濃度の下がっだＰＳＧ膜１３０表面層 ７１３
ａ例えば０．０６μｍ程度をエツチング除去し、リン濃
度の高いＰＳＧ膜１３の表面を露出する（第２図ｄ）。
ａ例えば０．０６μｍ程度をエツチング除去し、リン濃
度の高いＰＳＧ膜１３の表面を露出する（第２図ｄ）。
次ニ、半導体基板上Ｉｄ Ｐｏ ｌ ｙＳ ｉ膜１８を
ＣＶＤ法、蒸着法、スハノタ法等のいずれかの方法によ
り形成する。その後、熱処理を例えば１０００°Ｃで＠
０分間施す。この時、ＰＳＧ膜１膜上３上’ｏｌｙｓｉ
膜１８ａはＰＳＧ膜１膜上３リンが拡散され、凹部１５
内のＰｏ ｌ ｙＳ ｉ膜１８には拡散されない（第２
図ｅ）。
ＣＶＤ法、蒸着法、スハノタ法等のいずれかの方法によ
り形成する。その後、熱処理を例えば１０００°Ｃで＠
０分間施す。この時、ＰＳＧ膜１膜上３上’ｏｌｙｓｉ
膜１８ａはＰＳＧ膜１膜上３リンが拡散され、凹部１５
内のＰｏ ｌ ｙＳ ｉ膜１８には拡散されない（第２
図ｅ）。
次に、Ｐｏ１ｙＳｉ膜１８ａを兎ノチングする。エツチ
ング液としては、例えば硝酸と弗化水素酸と酢酸か、ら
なる四合液を用いて行なう。この・易合、ＰＳＧ膜１膜
上３りリンが拡散されているＰｏ ｌ ｙＳ ｉ膜１８
ａは、凹部１５内の拡散されていないＰｏ ｌ ｙＳ
ｉ膜１８に比べて１０〜２Ｑ倍程度エツチングレートが
速い。したがって、凹部１５内のＰｏ ｌ ｙＳ ｉ膜
１８をほとんどエツチングすることなく、ＰＳ（４膜１
３上のＰｏ ｌ ｙＳ ｉ膜１８ａを１ノチングするこ
とができ、凹部１５内にはＰｏ ｌ ｙＳ ｉ膜１８が
残存する（第２図ｆ）。
ング液としては、例えば硝酸と弗化水素酸と酢酸か、ら
なる四合液を用いて行なう。この・易合、ＰＳＧ膜１膜
上３りリンが拡散されているＰｏ ｌ ｙＳ ｉ膜１８
ａは、凹部１５内の拡散されていないＰｏ ｌ ｙＳ
ｉ膜１８に比べて１０〜２Ｑ倍程度エツチングレートが
速い。したがって、凹部１５内のＰｏ ｌ ｙＳ ｉ膜
１８をほとんどエツチングすることなく、ＰＳ（４膜１
３上のＰｏ ｌ ｙＳ ｉ膜１８ａを１ノチングするこ
とができ、凹部１５内にはＰｏ ｌ ｙＳ ｉ膜１８が
残存する（第２図ｆ）。
次に、ＰＳＧ膜１膜上３ツチング除去する。エツチング
液としては、例えば弗化水素酸と水の混合液あるいは弗
化水素酸と弗化アンモニウムの混合液を用いて行なう。
液としては、例えば弗化水素酸と水の混合液あるいは弗
化水素酸と弗化アンモニウムの混合液を用いて行なう。
その後、Ｓｉ３Ｎ４膜１２を酸化防止マスクにしてＰｏ
１ｙＳｉ膜１８を例えば９００〜１０６０ ”Ｃ、、６
−１０Ａｉｌ ／ ｃｒｌの加圧水蒸気中で酸化し、ｂ
ｚ ０２膜１９を形成する（第２図ｑ）。
１ｙＳｉ膜１８を例えば９００〜１０６０ ”Ｃ、、６
−１０Ａｉｌ ／ ｃｒｌの加圧水蒸気中で酸化し、ｂ
ｚ ０２膜１９を形成する（第２図ｑ）。
次に、Ｓ ｉ３””４膜１２ ＋ ５１０２ 膜１１
、 及ヒ５１０２膜１９の表面層をエツチングすること
によって、第２図りの如＜ Ｓｌ基板１ｏの表面とほぼ
平担なＳｉ○２膜１９膜面９表面る素子分離領域を形成
することができる。
、 及ヒ５１０２膜１９の表面層をエツチングすること
によって、第２図りの如＜ Ｓｌ基板１ｏの表面とほぼ
平担なＳｉ○２膜１９膜面９表面る素子分離領域を形成
することができる。
以上、第１の実施例によれば、５ｉｏ２膜１７を形成後
、加熱酸化にょシリン濃度の下がったＰＳＧ膜１膜上３
面層１３ａをエツチング除去し、リン濃度の高いＰＳＣ
ｉ膜１３の表面を露出しておくことにより、Ｐｏ１ｙＳ
ｉ膜１８ａへのリンの拡散が容易になった。それによっ
て、リンを拡散したＰｏ ｌ ｙＳ ｉ膜１８ａと拡散
していないＰｏ ｌ ｙＳ ｉ膜１８とのエツチングレ
ートの差が大きくなり、四部１５内に選択的に、しかも
容易にＰｏ ｌ ｙＳ ｉ膜１８を残存させることがで
きる。
、加熱酸化にょシリン濃度の下がったＰＳＧ膜１膜上３
面層１３ａをエツチング除去し、リン濃度の高いＰＳＣ
ｉ膜１３の表面を露出しておくことにより、Ｐｏ１ｙＳ
ｉ膜１８ａへのリンの拡散が容易になった。それによっ
て、リンを拡散したＰｏ ｌ ｙＳ ｉ膜１８ａと拡散
していないＰｏ ｌ ｙＳ ｉ膜１８とのエツチングレ
ートの差が大きくなり、四部１５内に選択的に、しかも
容易にＰｏ ｌ ｙＳ ｉ膜１８を残存させることがで
きる。
次に、本発明の第２の実施例について第３図を用いて説
明する。
明する。
本発明の第１の実施例である第２図ａかち第２図ｄの工
程と同様な方法により、第２図ｄと同様な構造を有する
第３図ａの構造を得る。第３図ａにオイテ、１ｏはＳｉ
基板、１１はＳ １０２膜、１２はＳｉ３Ｎ４膜、１
３はＰＳＧ膜、１５は凹部、１６はイオン注入領域、１
７はＳ ｉ０２膜である。
程と同様な方法により、第２図ｄと同様な構造を有する
第３図ａの構造を得る。第３図ａにオイテ、１ｏはＳｉ
基板、１１はＳ １０２膜、１２はＳｉ３Ｎ４膜、１
３はＰＳＧ膜、１５は凹部、１６はイオン注入領域、１
７はＳ ｉ０２膜である。
次に、半導体膜例えばＰｏ１ｙＳｉ膜１８をＣＶＤ法、
蒸着法、スパッタ法等のいずれかの方法により形成する
。その後、Ｐｏ１ｙＳｉ膜１８上に外方拡散防止膜とな
る保護膜例えばＳｉＯ２膜２０全２０Ｄ法、加熱酸化法
等のいずれかの方法により形成する（第３図ｂ）。
蒸着法、スパッタ法等のいずれかの方法により形成する
。その後、Ｐｏ１ｙＳｉ膜１８上に外方拡散防止膜とな
る保護膜例えばＳｉＯ２膜２０全２０Ｄ法、加熱酸化法
等のいずれかの方法により形成する（第３図ｂ）。
次に、熱処理を例えば１０００°Ｃで３０分間施す（第
３図Ｃ）。このとき、ＰＳＧ膜１膜上３上ｏ ｌ ｙＳ
ｉ膜１８ａはＰＳＧ膜１膜上３リンが拡散され、凹部
１６内のＰｏ１ｙＳｉ膜１８には拡散されない。しかも
、Ｐｏ ｌ ｙＳ ｉ膜１８ａ表面が５ｉ０２膜２ｏに
より保護されているため、ＰＳＧ膜１膜上３Ｐｏ１ｙＳ
ｉ膜１８ａ中に拡散されたリンがＰｏ１ｙＳｉ膜１８ａ
の表面から外方拡散せず、Ｐｏ１ｙＳｉ膜１８ａの表面
濃度が低下しない。
３図Ｃ）。このとき、ＰＳＧ膜１膜上３上ｏ ｌ ｙＳ
ｉ膜１８ａはＰＳＧ膜１膜上３リンが拡散され、凹部
１６内のＰｏ１ｙＳｉ膜１８には拡散されない。しかも
、Ｐｏ ｌ ｙＳ ｉ膜１８ａ表面が５ｉ０２膜２ｏに
より保護されているため、ＰＳＧ膜１膜上３Ｐｏ１ｙＳ
ｉ膜１８ａ中に拡散されたリンがＰｏ１ｙＳｉ膜１８ａ
の表面から外方拡散せず、Ｐｏ１ｙＳｉ膜１８ａの表面
濃度が低下しない。
次に、ＳｉＯ２膜２０全２０した後、第１の実施例であ
る第２図ｆからｈの工程と同様な方法によって、第２図
りと同様な構造を有する素子分離領域を形成することが
できる。
る第２図ｆからｈの工程と同様な方法によって、第２図
りと同様な構造を有する素子分離領域を形成することが
できる。
以上、第２の実施例によれば、Ｐｏ ｌ ｙＳ ｉ膜１
８上にＳ ＩＱ２膜２ｏを形成しているため、熱処理の
際、Ｐｏ ｌ ｙＳ ｉ膜１８−８表面からリンが外方
拡散しないので、Ｐｏ１ｙＳｉ膜１８ａの表面濃度が低
下しない。しだがって、Ｐｏ１ｙＳｉ膜１Ｂ＆を選択エ
ツチングした際、Ｐｏ１ｙＳｉ膜１８ａ表面のリン濃度
低下によるエツチングレートの低下がなく、拡散してい
ないＰｏ ｌ ｙＳ ｉ膜１８とのエツチングレート−
の差が大きくなり、凹部１５内に選択的に、しかも容易
にＰｏ１ｙＳｉ膜１８を残存させることができる０ なお、第１及び第２の実施例において不純物を 。
８上にＳ ＩＱ２膜２ｏを形成しているため、熱処理の
際、Ｐｏ ｌ ｙＳ ｉ膜１８−８表面からリンが外方
拡散しないので、Ｐｏ１ｙＳｉ膜１８ａの表面濃度が低
下しない。しだがって、Ｐｏ１ｙＳｉ膜１Ｂ＆を選択エ
ツチングした際、Ｐｏ１ｙＳｉ膜１８ａ表面のリン濃度
低下によるエツチングレートの低下がなく、拡散してい
ないＰｏ ｌ ｙＳ ｉ膜１８とのエツチングレート−
の差が大きくなり、凹部１５内に選択的に、しかも容易
にＰｏ１ｙＳｉ膜１８を残存させることができる０ なお、第１及び第２の実施例において不純物を 。
含んだ堆積被膜１３としてＰＳＧ膜を用いて説明したが
、ＡＳ ドープドＳ １０２膜でもよい。
、ＡＳ ドープドＳ １０２膜でもよい。
また、第１及び第２の実施例において半導体膜１Ｂとし
てＰｏ ｌ ｙＳ ｉ膜を用いて説明したが、アモルフ
ァスＳｉ 膜でもよいことは言う捷でもない。
てＰｏ ｌ ｙＳ ｉ膜を用いて説明したが、アモルフ
ァスＳｉ 膜でもよいことは言う捷でもない。
さらに、第２の実施例において保護膜２ｏとしてＳ １
０２膜を用いて説明したが、ｉ：１１３Ｎ ４膜あるい
はプラズマＳｉ３Ｎ４膜でもよい。
０２膜を用いて説明したが、ｉ：１１３Ｎ ４膜あるい
はプラズマＳｉ３Ｎ４膜でもよい。
発明の効果
以上のように、本発明によれば、除去したい領域の半導
体膜に半導体膜下に形成した不純物を含む堆積被膜から
、選択的に不純物の拡散ができ、しかも、不純物の拡散
されている領域の半導体膜のエツチングレートの差によ
って選択的に不純物の拡散されている領域をエツチング
除去することができる。このことにより、素子分離領域
となる凹部内に容易に、しかも、素子分離領域のパター
ン巾に依存することなく半導体膜を残存させることがで
きる。しだがって、本発明は、素子間分離領域のパター
ン巾が凹部中によって決するため、凹部中以上に素子間
分離領域が広がることがなく、しかも、凸部の少ない素
子間分離領域が形成でき、高密ＩＷな半導体装置の製造
に大きく寄与するものである。
体膜に半導体膜下に形成した不純物を含む堆積被膜から
、選択的に不純物の拡散ができ、しかも、不純物の拡散
されている領域の半導体膜のエツチングレートの差によ
って選択的に不純物の拡散されている領域をエツチング
除去することができる。このことにより、素子分離領域
となる凹部内に容易に、しかも、素子分離領域のパター
ン巾に依存することなく半導体膜を残存させることがで
きる。しだがって、本発明は、素子間分離領域のパター
ン巾が凹部中によって決するため、凹部中以上に素子間
分離領域が広がることがなく、しかも、凸部の少ない素
子間分離領域が形成でき、高密ＩＷな半導体装置の製造
に大きく寄与するものである。
第１図ａ−ｄは従来の素子間分離領域の製造工程断面図
、第２図ａ−ｈは本発明の一実施例にかかる素子間分離
領域の製造工程断面図、第３図ａ〜Ｃは本発明の他の実
施例にかかる素子間分離領域の製造途中工程断面図であ
る。 １０・・・・・・Ｓｔ 基板、１１，１７，１９，２０
・・・・・・５ＩＯ２膜、１２・・・・・・Ｓｉ３Ｎ４
膜、１３・・・・・・ＰＳＧ膜、１５・・・・・・凹部
、１８・・・・・・Ｐｏ１ｙＳｉ膜、１６・・・・・・
イオン注入領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 Ｇ１７ 第２図 ｆ６ ／７
、第２図ａ−ｈは本発明の一実施例にかかる素子間分離
領域の製造工程断面図、第３図ａ〜Ｃは本発明の他の実
施例にかかる素子間分離領域の製造途中工程断面図であ
る。 １０・・・・・・Ｓｔ 基板、１１，１７，１９，２０
・・・・・・５ＩＯ２膜、１２・・・・・・Ｓｉ３Ｎ４
膜、１３・・・・・・ＰＳＧ膜、１５・・・・・・凹部
、１８・・・・・・Ｐｏ１ｙＳｉ膜、１６・・・・・・
イオン注入領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 Ｇ１７ 第２図 ｆ６ ／７
Claims (9)
- （１）半導体基板の一主面上に酸化拡散防止膜を形成す
る工程と、前記酸化拡散防止膜上に不純物を含む堆積被
膜を形成する工程と、前記堆積被膜及び前記酸化拡散防
止膜の所定の領域をエツチングし、さらに前記半導体基
板を所望の深さまでエツチングし凹部を形成する工程と
、前記凹部表面に薄膜を形成する工程と、前記堆積被膜
の表面層をエツチングする工程と、前記半導体基板上に
半導体膜を形成する工程と、熱処理により１′４ｑ記堆
積被膜から前記半導体膜に不純物を拡散し、不純物拡散
領域を形成する工程と、前記半導体膜を選択的にエツチ
ングし、エツチングレートの速い前記不純物拡散領域の
半導体膜は除去し、エツチングレートの遅い不純物の拡
散されていない凹部内の半導体膜を残存させる工程とを
有することを特徴とする半導体装置の製造方法。 - （２）堆積被膜にＰＳＧ膜を用いていることを特徴とす
る特許請求の範囲第１項に記載の半導体装置の製造方法
。 - （３）半導体膜にＰｏ１ｙＳｉ膜を用いていることを特
徴とする特許請求の範囲第１項に記載の半導体装置の製
造方法。 - （４）半導体膜の選択エツチングにおいて、弗化水素酸
と硝酸と酢酸の混合液を用いることを特徴とする特許請
求の範囲第１項に記載の半導体装置の製造方法。 - （５）半導体基板の一主面上に酸化拡散防止膜を形成す
る工程と、前記酸化拡散防止膜上に不純物を含む堆積被
膜を形成する工程と、前記堆積被膜及び前記酸化拡散防
止膜の所定の領域をエツチングし、さらに前記半導体基
板を所望の深さまでエツチングし凹部を形成する工程と
、前記凹部表面に薄膜を形成する工程と、前記堆積被膜
の表面層をエツチングする工程と、前記半導体基板上に
半導体膜を形成する工程と、前記半導体膜上に保護膜を
形成する工程と、熱処理により前記堆積被膜がら前記半
導体膜に不純物を拡散し、不純物拡散領域を形成する工
程と、前記保護膜をエツチングする工程と、前記半導体
膜を選択的にエツチングし、半導体膜は除去し、エツチ
ングレートの遅い不純物の拡散されていない凹部内の半
導体膜を残存させる工程とを有することを特徴とする半
導体装置の製造方法。 - （６）堆積被膜にＰＳＧ膜を用いていることを特徴とす
る特許請求の範囲第５項に記載の仝１〈導体装置の製造
方法。 - （７）半導体膜にＰｏ ｌ ｙＳ ｉ膜を用いているこ
とを特徴とする特許請求の範囲第５項に記載の半導体装
置の製造方法。 - （８）半導体膜の選択エツチングにおいて、弗化水素酸
と硝酸と酢酸の混合液を用いることを特徴とする特許請
求の範囲第６項に記載の半導体装置の製造方法。 - （９）保護膜に３１０２膜を用いていることを特徴とす
る特許請求の範囲第５項に記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175725A JPS5965447A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175725A JPS5965447A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965447A true JPS5965447A (ja) | 1984-04-13 |
Family
ID=16001138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175725A Pending JPS5965447A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
-
1982
- 1982-10-06 JP JP57175725A patent/JPS5965447A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
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