JPS5965449A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5965449A JPS5965449A JP57175727A JP17572782A JPS5965449A JP S5965449 A JPS5965449 A JP S5965449A JP 57175727 A JP57175727 A JP 57175727A JP 17572782 A JP17572782 A JP 17572782A JP S5965449 A JPS5965449 A JP S5965449A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特に半導体装置の素子
分離領域の形成方法に関するものである゛。
分離領域の形成方法に関するものである゛。
従来例の構成とその問題点
従来、−半導体装置の製造における素子分離領域の形成
方法として、素子分離領域となるべき部分をエツチング
して凹部を形成した後、凹部内に多結晶シリコンを埋め
込み素子分離領域を形成するという方法がある。その従
来技術の一例を第１図により説明する。
方法として、素子分離領域となるべき部分をエツチング
して凹部を形成した後、凹部内に多結晶シリコンを埋め
込み素子分離領域を形成するという方法がある。その従
来技術の一例を第１図により説明する。
シリコン酸化膜（Ｓ ｉ０２膜）２及びシリコン窒化膜
（８１３Ｎ４膜）３が形成されたｐ形半導体基板（Ｓｉ
基板）１上にホトリソ技術により所望の分離パターン巾
を有するホトレジストパターン４を形成スる。
（８１３Ｎ４膜）３が形成されたｐ形半導体基板（Ｓｉ
基板）１上にホトリソ技術により所望の分離パターン巾
を有するホトレジストパターン４を形成スる。
このホトレジストパターン４をエツチングマスクにして
Ｓｉ３Ｎ４膜２をエツチングした後、異方性ドライエツ
チングによりＳｉ基板１を目標の深さだけエツチングし
て凹部５を形成する。そしテ、チャネルストッパー用の
ボロンイオン注入ヲ行ない凹部５底面にイオン注入領域
６を形成する（第１図ａ）（） 次にホトレジストパターン４を除去し、加熱酸化法によ
り凹部６表面に５１０２膜７を形成するＯその後、Ｐｏ
１ｙＳｉ膜８を形成する（第゛１；凶ｂ）。
Ｓｉ３Ｎ４膜２をエツチングした後、異方性ドライエツ
チングによりＳｉ基板１を目標の深さだけエツチングし
て凹部５を形成する。そしテ、チャネルストッパー用の
ボロンイオン注入ヲ行ない凹部５底面にイオン注入領域
６を形成する（第１図ａ）（） 次にホトレジストパターン４を除去し、加熱酸化法によ
り凹部６表面に５１０２膜７を形成するＯその後、Ｐｏ
１ｙＳｉ膜８を形成する（第゛１；凶ｂ）。
次に、ドライエツチングあるいはウェットエツチング法
等によりＳｉ３Ｎ４膜３上のＰｏ１７７Ｓｉ膜８を除去
することによって凹部６内（／ｉ：Ｐｏ１ｙＳｉ膜８ａ
を残す（第１図Ｃ）。
等によりＳｉ３Ｎ４膜３上のＰｏ１７７Ｓｉ膜８を除去
することによって凹部６内（／ｉ：Ｐｏ１ｙＳｉ膜８ａ
を残す（第１図Ｃ）。
次に、Ｐｏ １ｙＳ ｉ膜８ａ’ｉ酸化し、Ｓ １０２
膜９を形成する。その後、Ｓｉ３Ｎ４膜３及びｂ １０
２膜２ｆｚ！：除去することによって、第１図（ｄ）の
如く、凹部５の大部分がＰｏ１ｙＳｉ膜８ａで埋まつ−
Ｃいる構造を有する素子分離領域を形成することができ
る。
膜９を形成する。その後、Ｓｉ３Ｎ４膜３及びｂ １０
２膜２ｆｚ！：除去することによって、第１図（ｄ）の
如く、凹部５の大部分がＰｏ１ｙＳｉ膜８ａで埋まつ−
Ｃいる構造を有する素子分離領域を形成することができ
る。
しかし、上記方法においては、Ｓ ｌ ｓＮ４膜３上の
ＰｏＬｙＳｉ膜８ｔエツチング除去した際、凹部５の領
域上に形成されたＰｏ １ｙｓｉ膜８も同じエツチング
レートでエツチングされてしまう。そのため、凹部５内
に残存するＰｏ１ｙＳｉ膜８ａには、段差が生じ、Ｍ配
線の断線の原因になるという問題がある。さらに、凹部
５のパターン巾がいろいろと異なっている半導体装置の
場合には、上記の方法を使用することが困難である。な
ぜならば、比較的微細なパターン巾を有する凹部で、し
かも、ノくターン巾が一定ならばＳｉ３Ｎ４膜３上と凹
部５上のＰｏ ｌ ｙＳ ｉ膜の厚さの差によって凹部
５内にＰｏ１ｙＳｉ膜８ａを残存させることができる。
ＰｏＬｙＳｉ膜８ｔエツチング除去した際、凹部５の領
域上に形成されたＰｏ １ｙｓｉ膜８も同じエツチング
レートでエツチングされてしまう。そのため、凹部５内
に残存するＰｏ１ｙＳｉ膜８ａには、段差が生じ、Ｍ配
線の断線の原因になるという問題がある。さらに、凹部
５のパターン巾がいろいろと異なっている半導体装置の
場合には、上記の方法を使用することが困難である。な
ぜならば、比較的微細なパターン巾を有する凹部で、し
かも、ノくターン巾が一定ならばＳｉ３Ｎ４膜３上と凹
部５上のＰｏ ｌ ｙＳ ｉ膜の厚さの差によって凹部
５内にＰｏ１ｙＳｉ膜８ａを残存させることができる。
しかし、凹部６のパターン巾が広いとＳｉ３Ｎ４膜上と
凹部上のＰｏ ｌ ｙＳ ｉ膜の厚さが同じ程度になる
ため、Ｓｉ３Ｎ４膜上のＰｏ１ｙＳｉ膜をエツチングし
た際、凹部５内のＰｏ１ｙＳｉ膜も同様にエツチングさ
れてしまうため、凹部内にＰｏ１ｙＳｉが残存しないと
いう問題点がある。
凹部上のＰｏ ｌ ｙＳ ｉ膜の厚さが同じ程度になる
ため、Ｓｉ３Ｎ４膜上のＰｏ１ｙＳｉ膜をエツチングし
た際、凹部５内のＰｏ１ｙＳｉ膜も同様にエツチングさ
れてしまうため、凹部内にＰｏ１ｙＳｉが残存しないと
いう問題点がある。
また、特開昭６０−１０７８７７号公報には、凹部にホ
トレジストを残存させ、ホトレジストをマスクにして埋
込物質をエツチングし、溝中にのみ埋込物質を残存させ
るという提案がされている０しかしながら上記の例でも
、凹部のｒＩＪが広いとホトレジストが残存しないので
、エツチングマスクの役目を果さず、溝中に埋込物質を
残存させることができないという問題点がある。
トレジストを残存させ、ホトレジストをマスクにして埋
込物質をエツチングし、溝中にのみ埋込物質を残存させ
るという提案がされている０しかしながら上記の例でも
、凹部のｒＩＪが広いとホトレジストが残存しないので
、エツチングマスクの役目を果さず、溝中に埋込物質を
残存させることができないという問題点がある。
ところで、本発明者らの検討によれば、拡散領域の半導
体膜のエツチングレートが、拡散していない領域の半導
体膜のエツチングＩ／ −トに比べて１０〜２０倍程度
速いことを見い出し、その結果、所望領域以外の半導体
膜に選択拡散をした後、選択エッチすれば拡散されてい
ない所望領域の半導体膜のみが残存することが判明し／
と。
体膜のエツチングレートが、拡散していない領域の半導
体膜のエツチングＩ／ −トに比べて１０〜２０倍程度
速いことを見い出し、その結果、所望領域以外の半導体
膜に選択拡散をした後、選択エッチすれば拡散されてい
ない所望領域の半導体膜のみが残存することが判明し／
と。
発明の目的
本発明はこのような従来の問題に鑑み、半導体膜のパタ
ーンの形成においてエツチングマスクを用いることなく
選択的に形成できる半導体装置の製造方法を提供するこ
とを目的とする０そして、本発明の他の目的は、素子分
離領域となる凹部内に凹部のパターン１］に依存するこ
となく、選択的に半導体膜を残存させることによって半
導体基板表面とほぼ同じ高さを有する素子分離領域全精
度良く形成できる半導体装置の製造方法全提供すること
である。
ーンの形成においてエツチングマスクを用いることなく
選択的に形成できる半導体装置の製造方法を提供するこ
とを目的とする０そして、本発明の他の目的は、素子分
離領域となる凹部内に凹部のパターン１］に依存するこ
となく、選択的に半導体膜を残存させることによって半
導体基板表面とほぼ同じ高さを有する素子分離領域全精
度良く形成できる半導体装置の製造方法全提供すること
である。
発明の構成
本発明は、半導体基板上に不純物を含んだ堆積被膜（例
えばＰＳＧ 膜、Ａｓドープド５ＩＯ２膜）、酸化防止
膜のパターンを形成した後、半導体膜（例えばＰｏ ｌ
ｙＳ ｉ膜、アモルファスＳｉ膜）を形成し熱処理に
より堆積被膜パターンから選択的に半導体膜中へ不純物
を拡散して不純物拡散領域を形成する。その後エツチン
グレートの差によって選択的にエツチングレートの速い
不純物拡散領域の半導体膜は除去し、エツチングレート
の遅い不純物の拡散されていない領域の半導体膜は残存
させるという独特の方法を用いていることを特徴とする
ものである。すなわち、素子分離領域形成において、素
子分離領域となる凹部領域見、外の半導体基板表面に不
純物を含む堆積被膜を形成しておく。そうずれば、半導
体膜形成後、熱処理により凹部内以外の半導体膜に選択
的に不純物を拡散することかできる。選択拡散後、エツ
チングレートの差によって選択エッチすれば、凹部内の
不純物の拡散されていない半導体膜のみが残存するとい
うものである。
えばＰＳＧ 膜、Ａｓドープド５ＩＯ２膜）、酸化防止
膜のパターンを形成した後、半導体膜（例えばＰｏ ｌ
ｙＳ ｉ膜、アモルファスＳｉ膜）を形成し熱処理に
より堆積被膜パターンから選択的に半導体膜中へ不純物
を拡散して不純物拡散領域を形成する。その後エツチン
グレートの差によって選択的にエツチングレートの速い
不純物拡散領域の半導体膜は除去し、エツチングレート
の遅い不純物の拡散されていない領域の半導体膜は残存
させるという独特の方法を用いていることを特徴とする
ものである。すなわち、素子分離領域形成において、素
子分離領域となる凹部領域見、外の半導体基板表面に不
純物を含む堆積被膜を形成しておく。そうずれば、半導
体膜形成後、熱処理により凹部内以外の半導体膜に選択
的に不純物を拡散することかできる。選択拡散後、エツ
チングレートの差によって選択エッチすれば、凹部内の
不純物の拡散されていない半導体膜のみが残存するとい
うものである。
実施例の説明
第２図は半導体膜を埋込み、素子分離領域を形成する本
発明の第１の実施例を示す。
発明の第１の実施例を示す。
ｐ形Ｓｔ基板１０上にＳｉＯ２膜１１ 、不純物を含ん
だ堆積被膜例えばＰＳＧ 膜１２及びＳｉ３Ｎ４膜１３
’ｆｃ 形成スル。５ｉｎ２膜１１ ｉＪ、ＰＳＧ 膜
１２カラＳｉ基板１０への拡散を防止するための拡散防
止膜であり、Ｓｉ３Ｎ４膜１３は選択酸化の際の酸化防
止膜となる。その後、ホトリソ技術により分離領域以外
の領域上にホトレジストパターン１４を形成スる（第２
図ａ）。
だ堆積被膜例えばＰＳＧ 膜１２及びＳｉ３Ｎ４膜１３
’ｆｃ 形成スル。５ｉｎ２膜１１ ｉＪ、ＰＳＧ 膜
１２カラＳｉ基板１０への拡散を防止するための拡散防
止膜であり、Ｓｉ３Ｎ４膜１３は選択酸化の際の酸化防
止膜となる。その後、ホトリソ技術により分離領域以外
の領域上にホトレジストパターン１４を形成スる（第２
図ａ）。
次にホトレジストパターン１４をマスクにしてＳｉ３Ｎ
４膜１３ 、 ＰＳＧ膜１２ ＋ ５１０２膜１１及び
Ｓｉ基板１ｏを所望の深さまでエツチングする。例えば
、Ｓｉ３Ｎ４膜１３ 、 ＰＳＧ 膜１２ 、 Ｓｉ○
２膜１１のエツチングは、反応性スパッタエツチング法
でエツチングガスとしてＣ２Ｆ６．Ｃ３Ｆ８．Ｃ４Ｆ８
．ＣＦ４（Ｓｉ３Ｎ４膜エッチの場合）のいずれかを用
いて行なう。また、Ｓｉ基板１ｏのエツチングは、反応
性スパッタエツチング法あるいは反応性イオンビームエ
ツチング法等のドライエツチング技術でエツチングガス
トシテＣＦ４．ＣＣｕ４，０１２０℃２．ＳＦ６ノイず
れかを用いてＳｉ基板１ｏの表面から所望の深さまでＳ
ｉｉエツチングし、凹部１５を形成する０その後、Ｓｉ
基板１０の導電形と同じ導電形を有する例えばボロンを
イオン注入し、凹部１５の底部にチャネルストッパーと
なるイオン注入領域１６を形成する（第２図ｂ）。
４膜１３ 、 ＰＳＧ膜１２ ＋ ５１０２膜１１及び
Ｓｉ基板１ｏを所望の深さまでエツチングする。例えば
、Ｓｉ３Ｎ４膜１３ 、 ＰＳＧ 膜１２ 、 Ｓｉ○
２膜１１のエツチングは、反応性スパッタエツチング法
でエツチングガスとしてＣ２Ｆ６．Ｃ３Ｆ８．Ｃ４Ｆ８
．ＣＦ４（Ｓｉ３Ｎ４膜エッチの場合）のいずれかを用
いて行なう。また、Ｓｉ基板１ｏのエツチングは、反応
性スパッタエツチング法あるいは反応性イオンビームエ
ツチング法等のドライエツチング技術でエツチングガス
トシテＣＦ４．ＣＣｕ４，０１２０℃２．ＳＦ６ノイず
れかを用いてＳｉ基板１ｏの表面から所望の深さまでＳ
ｉｉエツチングし、凹部１５を形成する０その後、Ｓｉ
基板１０の導電形と同じ導電形を有する例えばボロンを
イオン注入し、凹部１５の底部にチャネルストッパーと
なるイオン注入領域１６を形成する（第２図ｂ）。
次に、ホトレジストパターン１４を除去した後、Ｓｉ３
Ｎ４膜１３を酸化防止マスクにして加熱酸化法により凹
部１５表面に絶縁性の薄膜例えばＳｉ○２膜１７全１７
する（第２図・Ｃ）。
Ｎ４膜１３を酸化防止マスクにして加熱酸化法により凹
部１５表面に絶縁性の薄膜例えばＳｉ○２膜１７全１７
する（第２図・Ｃ）。
次に、８１３Ｎ４膜１３を熱リン酸あるいはＣＦ４プラ
ズマ法でエツチング除去する。その後、半導体膜例えば
Ｐｏ１ｙＳｉ膜をＣＶＤ法、蒸着法、スパッタ法等のい
ずれかの方法で形成する。それから、熱処理を例えば１
ｏＯｏ℃で３０分間施す。このとき、ＰＳＧ膜１膜上２
上ａ １ ｙＳ ｉ膜１８ａはＰＳＧ膜１膜上２リンが
拡散され、凹部１６内のＰｏ ｌ ｙＳ ｉ膜１８には
拡散されない（第２図ｄ）。
ズマ法でエツチング除去する。その後、半導体膜例えば
Ｐｏ１ｙＳｉ膜をＣＶＤ法、蒸着法、スパッタ法等のい
ずれかの方法で形成する。それから、熱処理を例えば１
ｏＯｏ℃で３０分間施す。このとき、ＰＳＧ膜１膜上２
上ａ １ ｙＳ ｉ膜１８ａはＰＳＧ膜１膜上２リンが
拡散され、凹部１６内のＰｏ ｌ ｙＳ ｉ膜１８には
拡散されない（第２図ｄ）。
次に、Ｐｏ１ｙＳｉ膜１８ａｉエツチングする。エツチ
ング液としては、例えば硝酸と弗化水素酸と酢酸から成
る混合液を用いて行なう。この場合、ＰＳＧ 膜１２に
よりリンが拡散されているＰｏ ｌ ｙＳ ｉ膜１８ａ
は、凹部１５内の拡散されていないＰｏ１ｙＳｉ膜１８
に比べて１０〜２０倍程度エツチングレートが速い。し
たがって、凹部１６内のＰｏ１ｙＳｉ膜１８をほとんど
エツチングすることなく、ＰＳＧ膜１膜上２上ｏ１ｙＳ
ｉ膜１８ａ’（Ｈエツチングすることができ、凹部１５
内にはＰｏ１ｙＳｉ膜１８か残存する（第２図ｅ）。
ング液としては、例えば硝酸と弗化水素酸と酢酸から成
る混合液を用いて行なう。この場合、ＰＳＧ 膜１２に
よりリンが拡散されているＰｏ ｌ ｙＳ ｉ膜１８ａ
は、凹部１５内の拡散されていないＰｏ１ｙＳｉ膜１８
に比べて１０〜２０倍程度エツチングレートが速い。し
たがって、凹部１６内のＰｏ１ｙＳｉ膜１８をほとんど
エツチングすることなく、ＰＳＧ膜１膜上２上ｏ１ｙＳ
ｉ膜１８ａ’（Ｈエツチングすることができ、凹部１５
内にはＰｏ１ｙＳｉ膜１８か残存する（第２図ｅ）。
次に、ＰＳＧ 膜１２及びＳｉＯ２膜１１全１１チング
除去する０その後、全面酸化を例えば９００〜１０５０
℃、６〜１０にμ肩の加圧水蒸気中で行ないＳ １０２
膜１９を形成すれば、第２図（ｆ）の如（Ｓｉ基板１０
の表面とほぼ平坦なＰｏ１ｙＳｉ膜１８表面を有する素
子分離領域を形成するこＡができる。
除去する０その後、全面酸化を例えば９００〜１０５０
℃、６〜１０にμ肩の加圧水蒸気中で行ないＳ １０２
膜１９を形成すれば、第２図（ｆ）の如（Ｓｉ基板１０
の表面とほぼ平坦なＰｏ１ｙＳｉ膜１８表面を有する素
子分離領域を形成するこＡができる。
以上、第１の実施例によれば、ＰＳＧ 膜１２上にＳｉ
３Ｎ４膜１３が形成されているため、凹部１５表面にＳ
ｉ○２膜１７全１７した際、ＰＳＧ 膜１２表面のリ
ン濃度は低下しない。したかって、Ｓｉ３Ｎ４膜１３を
エツチングした後、Ｐｏ１ｙＳｉ膜１８を形成し熱処理
を施せばＰＳＣｉ 膜１２よ！；ｌ Ｐｏ１ｙＳｉ膜１
８ａへ容易にリンを拡散することができる。それによっ
て、リンを拡散したＰｏ ＸｙＳ ｉ膜１８ａと拡散し
ていないＰｏ１ｙＳｉ膜１８とのエツチングレートの差
が大きくなり、凹部１５内に選択的に、しかも容易にＰ
ｏ１ｙＳｉ膜１８を残存させることができる。
３Ｎ４膜１３が形成されているため、凹部１５表面にＳ
ｉ○２膜１７全１７した際、ＰＳＧ 膜１２表面のリ
ン濃度は低下しない。したかって、Ｓｉ３Ｎ４膜１３を
エツチングした後、Ｐｏ１ｙＳｉ膜１８を形成し熱処理
を施せばＰＳＣｉ 膜１２よ！；ｌ Ｐｏ１ｙＳｉ膜１
８ａへ容易にリンを拡散することができる。それによっ
て、リンを拡散したＰｏ ＸｙＳ ｉ膜１８ａと拡散し
ていないＰｏ１ｙＳｉ膜１８とのエツチングレートの差
が大きくなり、凹部１５内に選択的に、しかも容易にＰ
ｏ１ｙＳｉ膜１８を残存させることができる。
次に、本発明の第２の実施例について第３図を用いて説
明する。
明する。
本発明の第１の実施例である第２図（ａ）から第２図（
Ｃ）の工程と同様な方法により、第２図（ｃ）と同様な
構造を有する第３図（ａ）の構造を得る。第３図（ａ）
において、１ＱはＳｉ基板、１１はＳｉＯ２膜、１２は
ＰＳＧ膜、１３はＳｉ３Ｎ４膜、１６は凹部、１６はイ
オン注入領域、１７はＳ １０２膜である。
Ｃ）の工程と同様な方法により、第２図（ｃ）と同様な
構造を有する第３図（ａ）の構造を得る。第３図（ａ）
において、１ＱはＳｉ基板、１１はＳｉＯ２膜、１２は
ＰＳＧ膜、１３はＳｉ３Ｎ４膜、１６は凹部、１６はイ
オン注入領域、１７はＳ １０２膜である。
次に、Ｓｉ３Ｎ４膜１３を熱リン酸あるいはＣＦ４プラ
ズマ法でエツチング除去する。その後、半導体膜例（ｉ
ｄ’ Ｐｏ１ｙＳｉ 膜１８ ｆ ＣＶ Ｄ法、蒸着法
、スパッタ法等のいずれかの方法で形成する。そして、
Ｐｏ ｌ ｙＳ ｉ膜１８上に外方拡散防止膜となる保
護膜例えばＳｉＯ２膜２０全２０Ｄ法、プラズマＣｖＤ
法、加熱酸化法等のいずれかの方法により形成する（第
３図ｂ）。
ズマ法でエツチング除去する。その後、半導体膜例（ｉ
ｄ’ Ｐｏ１ｙＳｉ 膜１８ ｆ ＣＶ Ｄ法、蒸着法
、スパッタ法等のいずれかの方法で形成する。そして、
Ｐｏ ｌ ｙＳ ｉ膜１８上に外方拡散防止膜となる保
護膜例えばＳｉＯ２膜２０全２０Ｄ法、プラズマＣｖＤ
法、加熱酸化法等のいずれかの方法により形成する（第
３図ｂ）。
次に、熱処理を例えば１０００’Ｃで３０分間施す（第
３図Ｃ）。このとき、ＰＳＧ 膜１２上のＰｏ１ｙＳｉ
膜１８ａはＰＳＧ膜１膜上２リンが拡散され、凹部１５
内のＰｏ ｌ ｙＳ ｉ膜１８には拡散されない。しか
も、Ｐｏ １ ｙＳ ｉ膜１８ａ表面がｂ １０２膜２
０により保護されているため、ＰＳＧ膜１膜上２Ｐｏ１
ｙＳｉ膜１８ａ中に拡散されたリンがＰｏ ｌ ｙＳ
ｉ膜１８ａの表面から外方拡散せず、Ｐｏ１ｙＴｉ膜１
８ａの表面濃度が低下しない。
３図Ｃ）。このとき、ＰＳＧ 膜１２上のＰｏ１ｙＳｉ
膜１８ａはＰＳＧ膜１膜上２リンが拡散され、凹部１５
内のＰｏ ｌ ｙＳ ｉ膜１８には拡散されない。しか
も、Ｐｏ １ ｙＳ ｉ膜１８ａ表面がｂ １０２膜２
０により保護されているため、ＰＳＧ膜１膜上２Ｐｏ１
ｙＳｉ膜１８ａ中に拡散されたリンがＰｏ ｌ ｙＳ
ｉ膜１８ａの表面から外方拡散せず、Ｐｏ１ｙＴｉ膜１
８ａの表面濃度が低下しない。
次に、５１０２膜２ｏを除去した後、第１の実施例であ
る第２図（ｅ）から（ｆ）の工程と同様な方法によって
、第２図（ｆ）と同様な構造を有する素子分離領域を形
成することができる。
る第２図（ｅ）から（ｆ）の工程と同様な方法によって
、第２図（ｆ）と同様な構造を有する素子分離領域を形
成することができる。
以上、第２の実施例によれば、Ｐｏ１ｙＳｉ膜１８上に
Ｓｉｏ２膜２０全２０しているため、熱処理の際、Ｐｏ
ｌ ｙＳ ｉ膜１８ａ表面からリンが外方拡散しない
ので、Ｐｏ１ｙＳｉ膜１８ａの表面濃度が低下しない。
Ｓｉｏ２膜２０全２０しているため、熱処理の際、Ｐｏ
ｌ ｙＳ ｉ膜１８ａ表面からリンが外方拡散しない
ので、Ｐｏ１ｙＳｉ膜１８ａの表面濃度が低下しない。
したがって、Ｐｏ１ｙＳｉ膜１８ａを選択エツチングし
た際、Ｐｏ１ｙＳｉ膜１８ａ表面のリン濃度低下による
エツチングレートの低下かなく、拡散していないＰｏ
１ ｙＳ ｉ膜１８とのエツチングレートの差が大きく
なり、凹部１５内に選択的に、しかも容易にＰｏ１ｙＳ
ｉ膜１８を残存させることができるＯ なお、第１及び第２の実施例において不純物を含んだ堆
積被膜１２としてＰＳＧ 膜を用いて説明したが、Ａ６
ドープド５ｌｏ２ 膜でもよい。
た際、Ｐｏ１ｙＳｉ膜１８ａ表面のリン濃度低下による
エツチングレートの低下かなく、拡散していないＰｏ
１ ｙＳ ｉ膜１８とのエツチングレートの差が大きく
なり、凹部１５内に選択的に、しかも容易にＰｏ１ｙＳ
ｉ膜１８を残存させることができるＯ なお、第１及び第２の実施例において不純物を含んだ堆
積被膜１２としてＰＳＧ 膜を用いて説明したが、Ａ６
ドープド５ｌｏ２ 膜でもよい。
また、第１及び第２の実施例において半導体膜１８とし
てＰｏ ｌ ｙＳ ｉ膜を用いて説明したが、アモルフ
ァスＳｉ膜でもよいことは言うまでもない。
てＰｏ ｌ ｙＳ ｉ膜を用いて説明したが、アモルフ
ァスＳｉ膜でもよいことは言うまでもない。
さらに、第２の実施例において保護膜２ｏとしテＳｉ○
２膜を用いて説明したが、８１３Ｎ４膜あるいはプラズ
マＳｉ３Ｎ４膜でもよい。
２膜を用いて説明したが、８１３Ｎ４膜あるいはプラズ
マＳｉ３Ｎ４膜でもよい。
発明の効果
以上のように、本発明によれば、除去したい領域の半導
体膜に半導体膜下に形成した不純物を含む堆積被膜から
選択的に不純物の拡散でき、しかも、不純物の拡散され
ている領域の半導体膜と不純物の拡散されていない領域
の半導体膜のエツチングレートの差に゛よって選択的に
不純物の拡散されている領域をエツチング除去すること
ができる。
体膜に半導体膜下に形成した不純物を含む堆積被膜から
選択的に不純物の拡散でき、しかも、不純物の拡散され
ている領域の半導体膜と不純物の拡散されていない領域
の半導体膜のエツチングレートの差に゛よって選択的に
不純物の拡散されている領域をエツチング除去すること
ができる。
このことにより、素子分離領域となる凹部内に容易に、
しかも、素子分離領域のパターンＩＩ］ ｖｃ依存する
ことなく、半導体膜を残存させることかできる。したが
って、本発明は、素子分肉１を領域のパターン巾が上部
巾によって決捷るため、凹部１１］以上に素子間分離領
域が広がることがなく、しかも、凸部の少ない素子間分
離領域が形成でき、高密度な半導体装置の製造に大きく
寄与するものである。
しかも、素子分離領域のパターンＩＩ］ ｖｃ依存する
ことなく、半導体膜を残存させることかできる。したが
って、本発明は、素子分肉１を領域のパターン巾が上部
巾によって決捷るため、凹部１１］以上に素子間分離領
域が広がることがなく、しかも、凸部の少ない素子間分
離領域が形成でき、高密度な半導体装置の製造に大きく
寄与するものである。
第１図（ａ）〜（ｄ）は従来の素子間分離領域の製造工
程断面図、第２図（、）〜（ｆ）は本発明の一実施例に
かかる素子間分離領域の製造工程断面図、第３図（ａ）
〜（Ｃ）は本発明の他の実施例にかかる素子間分離領域
の製造途中工程断面図である０ １０−、・・ＳＬ基板、１１ ．１７，１９，２０．、
、、・・ＳｉＯ２膜、１２・・・ＰＳＧ嘆、１３・・・
・Ｓｉ３Ｎ４膜、１５・・・・・凹部、１６・・・・イ
オン注入領域、１８・−＝ Ｐｏ １ｙｓｉ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 ｓ
程断面図、第２図（、）〜（ｆ）は本発明の一実施例に
かかる素子間分離領域の製造工程断面図、第３図（ａ）
〜（Ｃ）は本発明の他の実施例にかかる素子間分離領域
の製造途中工程断面図である０ １０−、・・ＳＬ基板、１１ ．１７，１９，２０．、
、、・・ＳｉＯ２膜、１２・・・ＰＳＧ嘆、１３・・・
・Ｓｉ３Ｎ４膜、１５・・・・・凹部、１６・・・・イ
オン注入領域、１８・−＝ Ｐｏ １ｙｓｉ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 ｓ
Claims (1)
- 【特許請求の範囲】 （１）半導体基板の一生面上に拡散防止膜を形成する工
程と、前記拡散防止膜上に不純物を含む堆積被膜を形成
する工程と、前記堆積被膜上に酸化防止膜を形成する工
程と、前記酸化防止膜、前記堆積被膜及び前記拡散防止
膜の所定の領域をエツチングし、さらに前記半導体基板
を所望の深さまでエツチングし凹部を形成する工程と、
前記凹部表面に薄膜を形成する工程と、前記酸化防止膜
をエツチングする工程と、前記半導体基板上に半導体膜
を形成する工程と、熱処理により前記堆積被膜から前記
半導体膜に不純物を拡散し、不純物拡散領域を形成する
工程と、前記半導体膜を１選択的にエツチングし、エツ
チングレートの速い前記不純物拡散領域の半導体膜は除
去し、エツチングレートの遅い不純物の拡散されていな
い凹部内の半導体膜を残存させる工程とを有することを
特徴とする半導体装置の製造方法。 ？）堆積被膜にＰＳＧ 膜を用いていることを特徴とす
る特許請求の範囲第１項に記載の半導体装置の製造方法
。 （３）半導体膜にＰｏ １ ｙＳ ｉ膜を用いているこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置の製造方法。 （４）半導体膜の選択エツチングにおいて、弗化水素酸
と硝酸と酢酸の混合液を用いることを特徴とする特許請
求の範囲第１項に記載の半導体装置の製造方法。 （６）半導体基板の一生面上に拡散防止膜を形成する工
程と、前記拡散防止膜上に不純物を含む堆積被膜を形成
する工程と、前記堆積被膜上に酸化防止膜を形成する工
程と、前記酸化防止膜、前記堆積被膜及び前記拡散防止
膜の所定の領域をエツチングし、さらに前記半導体基板
を所望の深さまでエツチングし凹部を形成する工程と、
前記凹部表面に薄膜を形成する工程と、前記酸化防止膜
をエツチングする工程と、前記半導体基板上に半導体膜
を形成する工程と、前記半導体膜上に保護膜を形成する
工程と、熱処理により前記堆積被膜から前記半導体膜に
不純物を拡散し、不純物拡散領域を形成する工程と、前
記保護膜をエツチングする工程と、前記半導体膜を選択
的にエーノチングし、エツチングレートの速い前記不純
物拡散領域の半導体膜は除去し、エツチングレートの遅
い不純物の拡散されていない凹部内の半導体膜を残存さ
せる工程とを有することを特徴とする半導体装置の製造
方法。 （６）堆積被膜にＰＳＧ 膜を用いていることを特徴と
する特許請求の範囲第６項に記載の半導体装置の製造方
法。 （７）半導体膜にＰｏ１ｙＳｉ膜を用いていることを特
徴とする特許請求の範囲第５項に記載の半導体装置の製
造方法。 （８）半導体膜の選択エツチングにおいて、弗化水素酸
と硝酸と酢酸の混合液を用いることを特徴とする特許請
求の範囲第・↓項に記載の半導体装置の製造方法。 （９）保護膜に８１０２膜を用いていることを特徴とす
る特許請求の範囲第６項に記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175727A JPS5965449A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175727A JPS5965449A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965449A true JPS5965449A (ja) | 1984-04-13 |
Family
ID=16001175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175727A Pending JPS5965449A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
-
1982
- 1982-10-06 JP JP57175727A patent/JPS5965449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
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