JPH02264439A - 電荷結合素子 - Google Patents
電荷結合素子Info
- Publication number
- JPH02264439A JPH02264439A JP8598289A JP8598289A JPH02264439A JP H02264439 A JPH02264439 A JP H02264439A JP 8598289 A JP8598289 A JP 8598289A JP 8598289 A JP8598289 A JP 8598289A JP H02264439 A JPH02264439 A JP H02264439A
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- JP
- Japan
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- charge
- potential
- detection region
- coupled device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電荷結合素子に係わシ、特にバルク型電荷結
合素子の素子構造に関するものである。
合素子の素子構造に関するものである。
第４図は従来のバルク型電荷結合素子の一例を示す断面
図である。同図において、Ｐ型半導体基板１上に信号電
荷の転送をバルク中で行なうためのＮ 型不純物層２を
設け、各繰シ返し電荷蓄積グーＦ４．４ｍ、５下の一部
に信号電荷の転送方向に一様性をもたせるためのバリヤ
ー層３を形成する。各繰シ返し電荷蓄積ゲート４．４ｍ
、５は、１つおきに駆動パルスφ１．φ２にそれぞれ接
続され、信号電荷は最後に電荷検出領域６に転送され信
号として検出される。
図である。同図において、Ｐ型半導体基板１上に信号電
荷の転送をバルク中で行なうためのＮ 型不純物層２を
設け、各繰シ返し電荷蓄積グーＦ４．４ｍ、５下の一部
に信号電荷の転送方向に一様性をもたせるためのバリヤ
ー層３を形成する。各繰シ返し電荷蓄積ゲート４．４ｍ
、５は、１つおきに駆動パルスφ１．φ２にそれぞれ接
続され、信号電荷は最後に電荷検出領域６に転送され信
号として検出される。
次に第５図（ム）〜（ｄ・）を用いて信号電荷の転送方
法を各電極下の電位の井戸を用いて説明する。まず、最
初に駆動パルスφｔが高レベルで駆動パルスφ２が低レ
ベルのとき、駆動パルスφ１が印加される各繰シ返し電
荷蓄積ゲート５，５の下の電位の井戸が深くなシ、この
井戸に信号電荷Ｑ１７ 、 Ｑ＊８が蓄積されていると
すると（第５図（−） ） 、次に駆動パルスφ１．φ
２をともに低レベルにすると、信号電荷は、第４図のＮ
型不純物層２の濃度にしたがって形成される電位の井戸
９に蓄製される（第５図（ｂ））。したがって電位の井
戸９が深いほど（ａ号電荷を多く蓄積できる。次に駆動
パルスφ２を高レベルにすると、この駆動パルスφ２が
印加される骨繰シ返し電荷蓄積ゲート４．４１の下の電
位の井戸１０．１１は深くな）、信号電荷Ｑ１゜ｑ霊は
それぞれ電位の井戸１０．１１に転送される（第５図（
Ｃ））。最後に駆動パルスφ２を低レベルにすると、信
号電荷Ｑ１のみが信号検出用の電荷検出領域６（電位の
井戸１２）に転送される（第５図（ｄ））。上述した電
位の井戸１０に蓄積された信号電荷Ｑ１を全て電位の井
戸１２に転送するには、電荷検出領域６に隣接する出力
障壁ゲート１４下の電位の井戸１３（第５図（１１）参
照）は、電荷検出領域６の電位の井戸１２よυも浅く、
かつ繰シ返し電荷蓄積グー）４ｍに印加する駆動パルス
φ鵞の電圧を低レベルにし九ときには、この繰シ返し電
荷蓄積グー）４ｍの下に形成される電位の井戸１０を、
出力障壁ゲート１４の電位の井戸１３よりも浅くする必
要がある。信号電荷量を多くするＫは、繰シ返し電荷蓄
積グー）４ｍの下の電位の井戸を深くする必要がある。
法を各電極下の電位の井戸を用いて説明する。まず、最
初に駆動パルスφｔが高レベルで駆動パルスφ２が低レ
ベルのとき、駆動パルスφ１が印加される各繰シ返し電
荷蓄積ゲート５，５の下の電位の井戸が深くなシ、この
井戸に信号電荷Ｑ１７ 、 Ｑ＊８が蓄積されていると
すると（第５図（−） ） 、次に駆動パルスφ１．φ
２をともに低レベルにすると、信号電荷は、第４図のＮ
型不純物層２の濃度にしたがって形成される電位の井戸
９に蓄製される（第５図（ｂ））。したがって電位の井
戸９が深いほど（ａ号電荷を多く蓄積できる。次に駆動
パルスφ２を高レベルにすると、この駆動パルスφ２が
印加される骨繰シ返し電荷蓄積ゲート４．４１の下の電
位の井戸１０．１１は深くな）、信号電荷Ｑ１゜ｑ霊は
それぞれ電位の井戸１０．１１に転送される（第５図（
Ｃ））。最後に駆動パルスφ２を低レベルにすると、信
号電荷Ｑ１のみが信号検出用の電荷検出領域６（電位の
井戸１２）に転送される（第５図（ｄ））。上述した電
位の井戸１０に蓄積された信号電荷Ｑ１を全て電位の井
戸１２に転送するには、電荷検出領域６に隣接する出力
障壁ゲート１４下の電位の井戸１３（第５図（１１）参
照）は、電荷検出領域６の電位の井戸１２よυも浅く、
かつ繰シ返し電荷蓄積グー）４ｍに印加する駆動パルス
φ鵞の電圧を低レベルにし九ときには、この繰シ返し電
荷蓄積グー）４ｍの下に形成される電位の井戸１０を、
出力障壁ゲート１４の電位の井戸１３よりも浅くする必
要がある。信号電荷量を多くするＫは、繰シ返し電荷蓄
積グー）４ｍの下の電位の井戸を深くする必要がある。
一方、この繰シ返し電荷蓄積グー）４ｍの下の電位の井
戸を深くすると、信号電荷を完全に電荷検出領域６に転
送するために出力障壁ゲート１４および電荷検出領域６
の電位の井戸を繰シ返し電荷蓄積ゲート４＆の下の電位
の井戸よりもさらに深くする必要がある。このためには
電荷検出領域６に印加する電位ＶＰを高くしなければな
らない。また、電荷の検出は、次のようにして行なわれ
る。すなわち、電荷検出領域６は、リセットトランジス
タ１６がオンしたとき、リセット電源１７の電位Ｖｍに
リセットされる。次にリセットトランジスタ１６がオフ
し、その後、信号電荷が電荷検出領域６に転送される。
戸を深くすると、信号電荷を完全に電荷検出領域６に転
送するために出力障壁ゲート１４および電荷検出領域６
の電位の井戸を繰シ返し電荷蓄積ゲート４＆の下の電位
の井戸よりもさらに深くする必要がある。このためには
電荷検出領域６に印加する電位ＶＰを高くしなければな
らない。また、電荷の検出は、次のようにして行なわれ
る。すなわち、電荷検出領域６は、リセットトランジス
タ１６がオンしたとき、リセット電源１７の電位Ｖｍに
リセットされる。次にリセットトランジスタ１６がオフ
し、その後、信号電荷が電荷検出領域６に転送される。
信号電荷の変化にともなう電荷検出領域６の電位変動は
プリアンプ１５で増幅され出力される。電荷検出領域６
の電位ｖｉの変動範囲は、φ、； （Ｖｏ （Ｖ虱 ここで、φ。石 は出力障壁ゲート１４の電位の井戸１
３．Ｖｍはリセット電源１７の電位である。
プリアンプ１５で増幅され出力される。電荷検出領域６
の電位ｖｉの変動範囲は、φ、； （Ｖｏ （Ｖ虱 ここで、φ。石 は出力障壁ゲート１４の電位の井戸１
３．Ｖｍはリセット電源１７の電位である。
したがって電荷検出領域６の電位Ｖ；の許容範囲を大き
くシ、電荷検出器の飽和電荷量を大きくするためには、
φＱ；を小さくするかもしくはＶｍを大きくしなければ
ならない。ここで、φｏｐｓは小さくしすぎると、信号
電荷を完全に電荷検出領域６に転送できなくなるため、
あまシ小さくできない。
くシ、電荷検出器の飽和電荷量を大きくするためには、
φＱ；を小さくするかもしくはＶｍを大きくしなければ
ならない。ここで、φｏｐｓは小さくしすぎると、信号
電荷を完全に電荷検出領域６に転送できなくなるため、
あまシ小さくできない。
したがってＶｍの許容変動範囲を大きくするためにはＶ
ｍを大きくする必要がある。
ｍを大きくする必要がある。
しかしながら、前述した従来の電荷結合素子は、電荷検
出領域６の電位１石の許容変動範囲を大きくするために
はリセット電源１７の電位ｖ１を大きくする必要がアシ
、シ九がってリセット電源１７と駆動パルス用電源とを
それぞれ別途に設けなければならず、使用上、極めて不
都合を生じるという問題があった。
出領域６の電位１石の許容変動範囲を大きくするために
はリセット電源１７の電位ｖ１を大きくする必要がアシ
、シ九がってリセット電源１７と駆動パルス用電源とを
それぞれ別途に設けなければならず、使用上、極めて不
都合を生じるという問題があった。
したがってこの発明は、前述した問題点を解決するため
になされたものであシ、その目的は、低いリセット電源
電位でも電荷検出領域の電位の許容変動範囲が大きい、
すなわち電荷検出器のダイナミックレンジの大きい電荷
結合素子を得ることにある。
になされたものであシ、その目的は、低いリセット電源
電位でも電荷検出領域の電位の許容変動範囲が大きい、
すなわち電荷検出器のダイナミックレンジの大きい電荷
結合素子を得ることにある。
この発明による電荷結合素子は、電荷検出領域に隣接す
る出力障壁ゲートおよびこの出力障壁ゲートに隣接する
繰り返し電荷蓄積ゲート下の電位の井戸を、他の繰り返
し電荷蓄積ゲート下の電位の井戸よりも１浅くしたもの
である。
る出力障壁ゲートおよびこの出力障壁ゲートに隣接する
繰り返し電荷蓄積ゲート下の電位の井戸を、他の繰り返
し電荷蓄積ゲート下の電位の井戸よりも１浅くしたもの
である。
この発明においては、出力障壁ゲートに印加する電圧を
低くすることができる。
低くすることができる。
以下、図面を用いてこの発明の実施例を詳細に説明する
。
。
第１図はこの発明による電荷結合素子の一実施例を示す
断面図であシ、前述の図と同一部分には同一符号を付し
である。同図において、Ｐ型半導体基板１上には、信号
電荷の転送をバルク中で行なうだめのＮ 型不純物層１
８．１９を繰９返し１１！荷蓄積ゲート４．５下の不純
物濃度よ）も最終段繰り返し電荷蓄積グー１−４ａ下の
濃度の方が低くなるように設けられている。
断面図であシ、前述の図と同一部分には同一符号を付し
である。同図において、Ｐ型半導体基板１上には、信号
電荷の転送をバルク中で行なうだめのＮ 型不純物層１
８．１９を繰９返し１１！荷蓄積ゲート４．５下の不純
物濃度よ）も最終段繰り返し電荷蓄積グー１−４ａ下の
濃度の方が低くなるように設けられている。
このような構成によると、Ｎ 型不純物層１９はＮ 型
不純物層１８よりも低濃度であるため、第２図（＆）〜
（ｄ）に示すように最終段縁シ返し電荷蓄積ゲート４１
下の電位の井戸１０は、他の繰シ返し電荷蓄積ゲート４
，５下の電位１１の井戸よりも浅くなる。このため、出
力障壁ゲート１４に印加すべき電圧も低くすることがで
き、出力障壁ゲート１４下の電位の井戸１３（φａｏ）
も低くなシ、リセット電源１７の電位ｖ鳳が一定の場合
、電荷検出領域６の電位ｖ石の許容変動範囲が拡大され
ることになる。
不純物層１８よりも低濃度であるため、第２図（＆）〜
（ｄ）に示すように最終段縁シ返し電荷蓄積ゲート４１
下の電位の井戸１０は、他の繰シ返し電荷蓄積ゲート４
，５下の電位１１の井戸よりも浅くなる。このため、出
力障壁ゲート１４に印加すべき電圧も低くすることがで
き、出力障壁ゲート１４下の電位の井戸１３（φａｏ）
も低くなシ、リセット電源１７の電位ｖ鳳が一定の場合
、電荷検出領域６の電位ｖ石の許容変動範囲が拡大され
ることになる。
なお、前述した実施例では、電位の井戸の差をつけるた
めにＮ−型不純物濃度を変化させたが、第３図に示すよ
うに最終段縁シ返し電荷蓄積ゲート４ａ下のゲート酸化
膜２０の厚さを薄くすることによっても電位の井戸を浅
くすることができるので、同様の効果が得られる。
めにＮ−型不純物濃度を変化させたが、第３図に示すよ
うに最終段縁シ返し電荷蓄積ゲート４ａ下のゲート酸化
膜２０の厚さを薄くすることによっても電位の井戸を浅
くすることができるので、同様の効果が得られる。
以上説明したようにこの発明によれば、最終段縁シ返し
電荷蓄積ゲート下の電位の井戸を、他の繰り返し電荷蓄
積ゲート下の電位の井戸よりも浅くしたので、同一のリ
セット電源電圧でも大きなダイナミックレンジの電荷検
出器を有する電荷結合素子を得ることができるという極
めて優れた効果を有する。
電荷蓄積ゲート下の電位の井戸を、他の繰り返し電荷蓄
積ゲート下の電位の井戸よりも浅くしたので、同一のリ
セット電源電圧でも大きなダイナミックレンジの電荷検
出器を有する電荷結合素子を得ることができるという極
めて優れた効果を有する。
第１図はこの発明の一実施例による電荷結合素子の要部
断面図、第２図（−）〜（ｄ）は電荷転送を説明する電
位の井戸を示す図、第３図はこの発明の他の実施例によ
る電荷結合素子の要部断面図、第４図は従来の電荷結合
素子を示す要部断面図、第５図（−）〜（ｄ）は電荷転
送を説明する電位の井戸を示す図である。 ｌ・・・・Ｐ型半導体基板、３−・・・バリヤー層、４
，１．５・・・・繰シ返し電荷蓄積ゲート、６・拳・・
電荷検出領域、７．８・・・・信号電荷、９，１０，１
１，１２，１３・・番・各ゲート下の電位の井戸、１４
・・・・出力障壁ゲート、１５−・・・プリアンプ、１
６・・・・リセットトランジスタ、１７・―・・リセッ
ト電源、１８・・・・Ｎ−型不純物層、１９・・・・Ｎ
型不純物層、２０・・・・ゲート酸化膜◎第１図
断面図、第２図（−）〜（ｄ）は電荷転送を説明する電
位の井戸を示す図、第３図はこの発明の他の実施例によ
る電荷結合素子の要部断面図、第４図は従来の電荷結合
素子を示す要部断面図、第５図（−）〜（ｄ）は電荷転
送を説明する電位の井戸を示す図である。 ｌ・・・・Ｐ型半導体基板、３−・・・バリヤー層、４
，１．５・・・・繰シ返し電荷蓄積ゲート、６・拳・・
電荷検出領域、７．８・・・・信号電荷、９，１０，１
１，１２，１３・・番・各ゲート下の電位の井戸、１４
・・・・出力障壁ゲート、１５−・・・プリアンプ、１
６・・・・リセットトランジスタ、１７・―・・リセッ
ト電源、１８・・・・Ｎ−型不純物層、１９・・・・Ｎ
型不純物層、２０・・・・ゲート酸化膜◎第１図
Claims (1)
- 信号電荷の蓄積および転送を行なう複数個の電極と、前
記信号電荷を検出する電荷検出領域と、前記複数個の電
極と前記電荷検出領域との間に隣接して設けられた出力
障壁ゲートとを有する電荷結合素子において、前記電荷
検出領域に隣接する前記電極および前記出力障壁ゲート
下の電位の井戸を、他の複数個の電極下の電位の井戸よ
りも浅くしたことを特徴とする電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085982A JP2570855B2 (ja) | 1989-04-05 | 1989-04-05 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085982A JP2570855B2 (ja) | 1989-04-05 | 1989-04-05 | 電荷結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264439A true JPH02264439A (ja) | 1990-10-29 |
| JP2570855B2 JP2570855B2 (ja) | 1997-01-16 |
Family
ID=13873908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085982A Expired - Lifetime JP2570855B2 (ja) | 1989-04-05 | 1989-04-05 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570855B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379064A (en) * | 1991-06-21 | 1995-01-03 | Sony Corporation | CCD imager having four-phase vertical shift registers operated by three-valued clock signals |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4396226B2 (ja) | 2003-11-04 | 2010-01-13 | 株式会社デンソー | 空気通路開閉装置 |
| KR20170101078A (ko) | 2016-02-26 | 2017-09-05 | 한온시스템 주식회사 | 하우징의 개구를 밀폐하기 위한 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128665A (ja) * | 1983-12-16 | 1985-07-09 | Oki Electric Ind Co Ltd | 電荷移送装置 |
| JPS6269558A (ja) * | 1985-09-20 | 1987-03-30 | Sanyo Electric Co Ltd | 電荷結合デバイス |
-
1989
- 1989-04-05 JP JP1085982A patent/JP2570855B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128665A (ja) * | 1983-12-16 | 1985-07-09 | Oki Electric Ind Co Ltd | 電荷移送装置 |
| JPS6269558A (ja) * | 1985-09-20 | 1987-03-30 | Sanyo Electric Co Ltd | 電荷結合デバイス |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379064A (en) * | 1991-06-21 | 1995-01-03 | Sony Corporation | CCD imager having four-phase vertical shift registers operated by three-valued clock signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570855B2 (ja) | 1997-01-16 |
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