JPS596606A - 比率演算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は入力アナログ信号を所定の比率で乗算または
除算して出力する比率演算方式に関する。

従来、入力アナログ信号を所定比率で乗算（または除算
）　して出力する場合１例えば１：ｎ（ｎは任意の数）
の′ｌ！流比流化つカレントミラー回路が使われていた
。そして、この場合に使われるカレントミラー回路とし
ては一方の回路を１個のトランジスターで構成し、他方
の回路をこのトランジスタのｎ倍の接合部面積を持つト
ランジスタで構成するものと、一方の回路を１個の電流
制御素子（トランジスタ等）で構成し、他方の回路をｎ
個の電流制御素子で構成するものとがあった。しかしな
がら、このようなカレントミラー回路においては、一方
および他方の回路を構成する電流制御素子の特性偏差の
影響によシミ流化を正確に１：ｎとすることができない
という欠点があった。

また、ｎの値が例えば１０．０００程度になるとカレン
Ｂラー回路を構成する電流制御素子の数が多くなるとい
う問題が発生し、さらに、この場合。

一方の回路を構成する１個の電流制御素子の特性のバラ
ツキが電流比に大きな影響を与えるという欠点が発生し
た。

この発明は上述した事情に鑑み、比率が電流制御素子の
特性のバラツギの影響を受けず、しかも。

比率が大きな値となっても電流制御素子の数が少なくて
済む比率演算方式を提供するもので、一方および他方の
回路が各々複数の電流制御素子で構成されるカレントミ
ラー回路を複数設け、１個のカレントミラー回路の模写
電流が順次次のカレントミラー回路の入力電流となるよ
うに構成し、かつ、模写電流を出力するカレントミラー
回路とこの模写ＩｒＬ流が供給されるカレントミラー回
路とを互いに逆導電性の直流制御素子で構成したもので
ある。

以下図面を参照してこの発明の実施例について説明する
。

第１図はこの発明の第１の実施５１１の構成を示すブロ
ック図である。

この図罠おいてＣ−１，Ｃｐ−２，ＣＮ−１゜ＣＮ−２
は各々カレントミラー回路であハｃ−１，ｃ、−２は各
々＠２図に示すようなＣＮ　−１、ＣＮ　−２は各々第
３図に示すような構成となっている。第２図において１
はｐチャンネルのＦＥＴ　　（［界効来トランジスター
　　Ｑａ−１〜ｃ以下羅に素子群と略称する）であり、
　ＦＥＴれている。）２はｐチャンネルのＦＥＴ　ｑｂ
−１〜Ｑｂ−１０００で構成されている素子群であり−
ＦＥＴＱ−１〜Ｑ−１０００のゲートがｂ　　　　　　
　　　　ｂ 端子２Ｇに、ソースが端子２８に、　　ドレインが端Ｑ
ｂ−１〜Ｑ５−１０００のゲート軍使を等しくし、端子
ＩＳ、２ＳＩＣ電流を供給すると、ＦＥＴＱａ−１〜Ｑ
ａ−１００，Ｑｂ−１〜Ｑｂ−１０００には各々等しい
電流が流れるから、素子群１を流れるｌａ　と素子群２
を流れる電流ｌ、の比は素子群１と２の素子数比（１０
０：１００００）　と等しく１：１０となる。、第３図
において３はＮチャンネルのＦＥＴ　Ｑ、−１〜Ｑ、−
１００から構成されている素子群であり、ＩＴ　Ｑｏ−
１〜Ｑ−１００のゲートが端子３Ｇに、ソースが端子３
Ｓに、ドレインが端子３Ｄに各々接続されている。４は
ＮチャンネルのＦＥＴ　Ｑｄ　　−１〜Ｑｄ−１０００
から構成されている素子群であシ。

ＦＥＴ　　Ｑｄ　−１〜Ｑｄ−ｘｏｏｏのゲートが端子
４Ｇに、ソースが端子４Ｓに、ドレインが端子４Ｄに接
続されている。この場合、端子３Ｇ。

４　Ｇ　’＆Ｆｉ’ｉｉ位ニシテ、端子３Ｄ、４ＤＫＷ
流を供給すれば、素子群３を流れる電流１ｃ　　と素子
群４を流れる電流１ｄの比は、前述した場合同様素子群
３と４の素子数比（１００：１０００）　と等しく１：
１０となる。

さて、ｔＪＬｉ図におけるカレントミラー回路Ｃ９−１
は、素子群１−１の端子ＩＧと素子群２−１の端子２Ｇ
、２Ｄとが接続され％端子ＩＧ、２Ｇに同電圧が供給さ
れるようになっている。またこの場合、素子群２−１の
ＦＥＴ　Ｑｂ−１〜Ｑｂ−１ｏｏｏｏの各々のゲートと
ドレインが接続され−Ｃいるから、素子群２−１を流れ
る電流１２ｖこよって素子群１−１を流れる電流１３（
ｘ３　　／□０・ｔ２）が制御される。すなわち、”＄
ａ壬子群−１が制御側回路となり、素子群１−１が電流
１□　を所定比率Ｃ１／１０　’で模写する模写側回り
となっている。また、カレントミラー回路Ｃｐ−２。

ＣＮ　−１、ＣＮ　−２もカレントミラー回路Ｃｐ−１
と同様の端子接続となっているので、素子群２−２．４
−１．４−２が各々制御側回路となシ、素子群１−２．
３−１．３−２が各々模写側回路とかっている。ｚｌ　
はインピーダンス素子％ｚ２　は可変インピーダンス素
子であり、そして、インピーダンス素子ｚ１　の一端、
カレントミラー回路ｃｐ−２の端子１８．２８およびカ
レントミラー回％Ｃ−１の端子１ｓ、２ｓに正電源＋Ｅ
が供給されており、また、カレントミラー回路ＯＮ　−
２の端子３８，４Ｓｈ　カレントミラー回＠ＣＨ−１の
端子３８．４８および可変インピーダンス素子ｚ２　の
一端に負電源−Ｅが供給されている。

上述した回路において素子群２−１のゲート−ソース間
電圧は可変インピーダンス素子ｚ２　のインピーダンス
によって決まるから、を流１□は可変インピーダンス素
子ｚ２のインピーダンスによつて決まる。そして、素子
群１−１→４−１を流れる電流１３　は前述したことか
ら解るように１＝（１／１ｏ）・１２　　となり、また
、素子群２−２→３−１を流れる電流ｌ　は１−　（”
／１０　）−１３４４− となる。同様にｔ＝（１／１゜）・　１４゜１、＝（１
／、ｏ）・　１５　　となる。すなわち、電流１□と１
２　の関係は次式で示される。

１　　　　　　１　　　　　　１　　　　　１１　ｌ”
　ｌ　２°（ｗ）　°　［−Ｈ）°　（−；）　゛（正
１−−−−−−−−−−−−−−−−−（１１この（１
）式をカレントミラー回路ｃｐ−１、ｃｐ−２゜ＣＮ−
１、ＣＮ−２の素子数比で表わすと、１００　　　　　
　１００　　　　　　１００１１＝１２°（°面ゝ　’
１０００”　　’１０００’。

００ （−１−−−−−−−−−−−−−−−−＋２１０００ となる。

この場合、電流比１１：１□＝　　１：１００００を１
個のカレントミラー回路で得ようとすれば、少なくとも
１ｏｏｏｉ個の電流制御素子が要るが、との実施例にお
いては（２）式からも解るように４４００個の電流制御
素子で済む。しかも、各々のカレントミラー回路に°お
いては、制御側回路と模写側回路が共に複数の電流制御
素子で構成されているので、個々の電流制御素子の特性
のバラツキが互いに相殺されて極めて正確な電流比を得
ることができる。

第４図はこの発明の第２の実施例の構成を示すブロック
図である。なお、この図において第１図の各部と対応す
る部分には同一の符号を付しその説明を省略する。

この図におけるカレントミラー回路ＣＮ−２は素子群３
−２の端子３Ｇ、３Ｄと素子群４−２の端子４Ｇとが接
続されているので、素子群３−２を流れるｗＬ流１□　
Ｖこよって素子群４−２を流れる電流ｔ５（１５＝　１
０　Ｘ　ｔｌ）　　が制御される。すなわち、素子群３
−２が制御側回路となり、素子群４−２が電流１１　　
を所定比率（１０倍）で模写する模写側回路となってい
る。また、カレントミラー回路ＣＰ−２、ＣＮ−１、Ｃ
，−１もカレントきラー回路ｃＮ−２と同様の端子接続
となっているので、素子群１−２．３−１．１−１が各
々制御側回路となり、素子群２−２．４−１．２−１が
各々模写側回路となっている。ｉｏは可変インピーダン
ス素子であ’）ｈＺ２　はインピーダンス素子である。

上述した回路において素子群３−２のゲートソース間電
圧は可変インピーダンスｚ′１　　のインピーダンスに
よって決まるから、結局、電流１□は可変インピーダン
ス素子ｚｌ　のインピーダンスによって決まる。そして
、電流１５は１１×１０．１４は’５×”　ｈ　ｉａは
ｉ４Ｘ　１０．１２は１３Ｘ１０となる。したがって、
この実施例における１１と１□の関係は次式で示される
。

ｉｚ＝　ｔｌｘ　１０　Ｘ　１０　Ｘ　１０　Ｘ　１０
−−−−−−−−（３１このように、この実施例は電流
１１　　をステップアンプする機能を有する。

なお、この実施例を電圧入力形にする場合は。

例えば第５図に示すようにする。この図にシいて１０は
増幅器であり、入力抵抗Ｒｉｎを介して供給される電圧
ｅｔｎを増幅し、その出力電圧を素子群３−２の端子３
Ｇと素子群４−２の端子４Ｇに供給する。また、との増
幅器１０の入力端子と素子群３−２の端子３Ｄとが接続
されている。このような構成によれば、電流１１　　が
増幅器１０の出力電圧、すなわち、電圧ｓｉｎによって
決定されるから、電流１□が入力電圧ｅｉｎによって制
御される。

第６図はこの発明の第３の実施例の構成を示すブロック
図である。なお、この実施例はこの発明を２線式伝送器
に適用した場合の一例である。

この図において２１は一定電圧ｖｃ０を出力する定電圧
回路、２０は演算増幅器、Ｒａ　は電圧■ｃｃを分圧し
て演算増幅器２０の反転入力端子に供給する可変抵抗器
、２４は演算増幅器２０によって駆動される出力トラン
ジスタである。また、２２は電源、２３は負荷であり、
これらは遠隔の受信部に設けられている。

この図に示す回路において、カレントミラー回路ＣＮ　
−１、Ｃ，−２、ＣＮ　−２は前述した第１の実施例の
場合と同様の動作となり、したがって。

素子群３−２を流れる電流１ｓは出力トランジス上述し
た回路において、入力電圧６１ｎ（図示せぬセンサ回路
から供給される電圧）が上昇すると、演算増幅器２０の
出力電圧が上昇し、出力トランジスタ２４を流れる電流
１゜が増加する。この結果、模写電流１　が増加し１抵
抗器Ｒｉ　ｎと素子群３−２の分圧比が変って、演算増
幅器２０の非反転入力端子電位が下降する。このように
して、演算増幅器２０は両入力端子間電圧差を０とする
ように、その出力電圧を調整する。なお、入力電圧ｅｌ
ｎが下降した場合も上述した場合と同様の動作となる。

このように、この実施例においては入力電圧６１ｎによ
って、演算増幅器２０の出力電圧が決定し、この出力電
圧によってｌ。が決定する。

すなわち、電流１゜が入力電圧量βに対応する。

ｓ１！７図はこの発明の第４の実施例の構成を示すブロ
ック図である。なお、この図において第１図の各部と対
応する部分には同一の符号が付しである。

この図に示す回路にシいてカレントミラー回路ＣＮ　−
３％動作していない場合は、電流１４ｂは流れないから
１４＝＝　１４ａ　　となり、この回路は第１図に示す
回路と略同様の回路となる。したがって、電流１　→ｉ
　　−４１（＝ｉ４）→１５→１□　の順２　　　　３
　　　　４ａ で順次所定比率でステップダウンされてゆく。一方、カ
レントミラー回％ＣＮ　−３が動作状態になれば、電流
１６　によって、電流’４ｂが制御される。

この場合、電流’４ａ−’４−’４ｂ　となるので、カ
レントミラー回路ＣＮ＋４２　、　Ｃｐ−２はＣ量４−
１４ｂ）を所定比率で順次ステップダウンしてゆく。こ
のように、この実ＩＩｆＡ例においては、Ｉ−１なる４
　　　　　４ｂ 演算を行うことができる。

以上説明し念ようにこの発明によれば、一方および他方
の回路が各々複数の電流制御素子で構成され、各々の回
路を流れる電流の比が各々の回路を構成する電流制御素
子の数の比となるカレントミラー回路を複数設け、前記
複数のカレントミラー回路を１個のカレントミラー回路
の模写１ｘ、流が順次次のカレントミラー回路の入力電
流となるように構成し１かつ、模写電流を出力するカレ
ントミラー回路とこの模写電流が供給されるカレントミ
ラー回路とを互いに逆導電性の電流制御素子で構成した
ので、電流制御素子の特性のバラツキに影響されること
なく電流比を正確に設定することができ、しかも、設定
電流比が大きな値になる場合でも電流制御素子の数が少
なくて済むという利点が得られる。

【図面の簡単な説明】

ｔａｉ図はこの発明の第１の実施例の構成を示すブロッ
ク図、第２図％第３図は各々第１図に示すカレントミラ
ー回路Ｃ，、ＣＮの構成を示す回路図、８４図はこの発
明の１ｓ２の実施例の構成を示すブロック図、ｖＸＳ図
は同実施例を電圧入力形にする場合の構成を示すブロッ
ク図、第６図はこの発明のＩＥ３の実施例の構成を示す
ブロック図、第７図はこの発明の第４の実施例の構成を
示すブロック図である。 ＣＮ−１〜ＣＮ−ａ　、　ＣＰ−１〜ｃｐ−２・・・カ
レントミラー回路、Ｑ＆−１〜Ｑ＆−１００。 Ｑｂ−１〜Ｑｂ−１０００・・・　ｐチャンネルＦＥＴ
（電流制御素子）、Ｑ　　−１〜Ｑｃ−１００、Ｑｄ−
１〜Ｑ、−１０００・・・　ＮチャンネルＦＥＴ（電流
制御素子３゜ 第１図 第２図 ／ 血

Claims (1)

【特許請求の範囲】
1. 一方および他方の回路が各々複数の電流制御素子で構成
   され、各々の回路を流れる電流の比が各々の回路を構成
   する電流制御素子の数の比となるカレントミラー回路を
   複数設け、前記複数のカレントミラー回路を１個のカレ
   ントミラー回路の模写電流が順次次のカレントミラー回
   路の入力電流となるように構成し、かつ、模写電流を出
   力するカレントミラー回路とこの模写電流が供給される
   カレントミラー回路とを互いに逆導電性の電流制御素子
   で構成したことを特徴とする比率演算方式。