JPS5967632A - ウエハ−アライメントマ−クの保存方法 - Google Patents
ウエハ−アライメントマ−クの保存方法Info
- Publication number
- JPS5967632A JPS5967632A JP57177589A JP17758982A JPS5967632A JP S5967632 A JPS5967632 A JP S5967632A JP 57177589 A JP57177589 A JP 57177589A JP 17758982 A JP17758982 A JP 17758982A JP S5967632 A JPS5967632 A JP S5967632A
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- alignment
- wafer
- film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路の製造工程において、ウェ
ハーのアライメントマークを保存する方法に関し、竹に
、第ｎ回目のウェハー］−程で膜質Ｎでアライメントマ
ークを作った場合に第（ｎ＋１）回以雁でこのアライメ
ントマークの領域を膜４４へ・Ｉでカバーをほどこして
おくことで、それ以降のプロセスで）Ｉ！ｌｔＮをエツ
チングする工作を通してもアライメントマークが損傷さ
れないようにして、アライメントマークのコントラスト
の向上、アライメント１１１度の向上、チップ上のアラ
イメントマーり領域の減少を期するようにしたものであ
る。
ハーのアライメントマークを保存する方法に関し、竹に
、第ｎ回目のウェハー］−程で膜質Ｎでアライメントマ
ークを作った場合に第（ｎ＋１）回以雁でこのアライメ
ントマークの領域を膜４４へ・Ｉでカバーをほどこして
おくことで、それ以降のプロセスで）Ｉ！ｌｔＮをエツ
チングする工作を通してもアライメントマークが損傷さ
れないようにして、アライメントマークのコントラスト
の向上、アライメント１１１度の向上、チップ上のアラ
イメントマーり領域の減少を期するようにしたものであ
る。
従来のウェハーアライメントマークの保存方法は第１図
（ａ）、第１図（ｂ）に示すように行われており、この
うち、第１図（ａ）はアライメントマーク部の断面を示
すものである。この第１図（ａ）に示すように、たとえ
ばＳｉ基板１に第１回目の工程において、ＬＯＣＱ号（
Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ３ｉ１ｉｃｏｎ
）構造の５ｉｎ２膜によって７ライメントマ一ク部２
を形成する。
（ａ）、第１図（ｂ）に示すように行われており、この
うち、第１図（ａ）はアライメントマーク部の断面を示
すものである。この第１図（ａ）に示すように、たとえ
ばＳｉ基板１に第１回目の工程において、ＬＯＣＱ号（
Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ３ｉ１ｉｃｏｎ
）構造の５ｉｎ２膜によって７ライメントマ一ク部２
を形成する。
このアライメントマーク部２はいくつかの酸化工程、エ
ツチング工程を経ることによって、第１図（ａ）に示し
た尚さｈｌが５ｉｎ２膜がエツチングされることにより
除々に減少していくが、特にコンタクト工程では図に示
した膜３がＰＳＧなどの５ｉｎ２糸の膜の場合、エツチ
ング工程が終了すると第１図（ｂ）に示したように、高
さ１１１から高さｈ２に大幅に減少し、的さｂ ２ ｔ
ｔｌかなり小さなものとなる。
ツチング工程を経ることによって、第１図（ａ）に示し
た尚さｈｌが５ｉｎ２膜がエツチングされることにより
除々に減少していくが、特にコンタクト工程では図に示
した膜３がＰＳＧなどの５ｉｎ２糸の膜の場合、エツチ
ング工程が終了すると第１図（ｂ）に示したように、高
さ１１１から高さｈ２に大幅に減少し、的さｂ ２ ｔ
ｔｌかなり小さなものとなる。
このアライメントマーク部２にＡ／などの不透明な膜４
を＃崩すると、Ａ／ホトリン工程でのアライメントマー
ク部２のコントラストが大幅に減少し、アライメント精
度が低下するという欠点がめった。
を＃崩すると、Ａ／ホトリン工程でのアライメントマー
ク部２のコントラストが大幅に減少し、アライメント精
度が低下するという欠点がめった。
この発明は上記従来の欠点を除去するためになされたも
ので、アライメントマークのコントラストの向上、アレ
イメン） ２０度の向上、チップのアライメントマーク
領域の減少を期することのできるウェハーアライメント
マークの保存方法を提供することを目的とする。
ので、アライメントマークのコントラストの向上、アレ
イメン） ２０度の向上、チップのアライメントマーク
領域の減少を期することのできるウェハーアライメント
マークの保存方法を提供することを目的とする。
以下、この発明のウェハーアライメントマーりの保存方
法の笑施例について図面に基づき説明する。第２図（ａ
）および第２図（ｂ）はそれぞれその一実施例の工８説
明図である。まず、第２図（ａ）に示すようにたとえは
半導体基板としてＳｉ基板１１を用いて、ＬＯＣＯり］
二程でアライメントマークをイ乍る場合Ｓｉ基也１１に
ｒ、ｏｃｏｓ工程で５ｉ０２のアライメントマーク１２
ン形成し、次のｐｏｌｙ” Ｓｉ （ポリ−シリコン）
工程に秒いてアライメントマーモ バー１３でアライメントマーク１２の鎖酸をカバーシて
おく。これによシ、後の工程の酸化膜エツチング工程で
ＰＳＧなとの酸化膜１４のエツチング工程においても、
ｐｏｌｙ −Ｓｔと耐化ＩＥＪ１４の間でエツチングの
魚択比か太さいために、カバー１３はエツチングされず
アライメントマーり１２の段差ｈ３はそのま壕保存され
る。
法の笑施例について図面に基づき説明する。第２図（ａ
）および第２図（ｂ）はそれぞれその一実施例の工８説
明図である。まず、第２図（ａ）に示すようにたとえは
半導体基板としてＳｉ基板１１を用いて、ＬＯＣＯり］
二程でアライメントマークをイ乍る場合Ｓｉ基也１１に
ｒ、ｏｃｏｓ工程で５ｉ０２のアライメントマーク１２
ン形成し、次のｐｏｌｙ” Ｓｉ （ポリ−シリコン）
工程に秒いてアライメントマーモ バー１３でアライメントマーク１２の鎖酸をカバーシて
おく。これによシ、後の工程の酸化膜エツチング工程で
ＰＳＧなとの酸化膜１４のエツチング工程においても、
ｐｏｌｙ −Ｓｔと耐化ＩＥＪ１４の間でエツチングの
魚択比か太さいために、カバー１３はエツチングされず
アライメントマーり１２の段差ｈ３はそのま壕保存され
る。
このため、後の工程で第２図（ｂ）のようにＡＩなどの
不透明な膜１５をウニノ・−上に蒸着した場合にも段Ｍ
ｈａ 中ｈ４であり、アライメントマーク１２のコン
トラストが従来に比較して向上する。
不透明な膜１５をウニノ・−上に蒸着した場合にも段Ｍ
ｈａ 中ｈ４であり、アライメントマーク１２のコン
トラストが従来に比較して向上する。
これによυアライメント精度の向上、スループットの改
善、また別工相でアライメントマークを作り直すことが
無くなるためアライメントマーク１２の数を減らせると
いうＡＩ」点が有る。
善、また別工相でアライメントマークを作り直すことが
無くなるためアライメントマーク１２の数を減らせると
いうＡＩ」点が有る。
なお、膜質に関しては、ＬＯＧＯ８工程と酸化膜エツチ
ングの関係の他に、１４１コンタクト工程で作ったマー
クに最初のＡＩでカバーを作り、第２回目以降のコンタ
クト工程に対して、１＞ １コンタクト工程で作ったマ
ークがエツチングされることなく１Ａ：存するようにし
てもよい。
ングの関係の他に、１４１コンタクト工程で作ったマー
クに最初のＡＩでカバーを作り、第２回目以降のコンタ
クト工程に対して、１＞ １コンタクト工程で作ったマ
ークがエツチングされることなく１Ａ：存するようにし
てもよい。
また、第１回目のＡＩなどの不央明な膜の蒸着工程で作
ったマークに対して仄の層聞杷Ｕ農工程でカバー４作り
、以後のＡＩなどの不坊明なＪ換の形成工程に対して、
第１回目のＡｌなどの不坊明なノ良の形成工程で作った
マーク上の絶縁酸化ＩＮカッ９−によりエツチングされ
ることなくマークの保存が可能であるなど多々組合せが
ある。
ったマークに対して仄の層聞杷Ｕ農工程でカバー４作り
、以後のＡＩなどの不坊明なＪ換の形成工程に対して、
第１回目のＡｌなどの不坊明なノ良の形成工程で作った
マーク上の絶縁酸化ＩＮカッ９−によりエツチングされ
ることなくマークの保存が可能であるなど多々組合せが
ある。
以上のように、この発明のウェハーアライメントマーク
の保存方法によれば、第１のマークでアライメントマー
クを形成し、第２の膜でこのアライメントマーク上にカ
バーを形成し、この力・々−によりアライメントマーク
をエツチングから保藤するようにしだので、アライメン
トマークのコントラストが匠米に比較して向上し、アラ
イメント精度の向上、スループットの改善、アライメン
トマークの数を減少できる効果を奏する。
の保存方法によれば、第１のマークでアライメントマー
クを形成し、第２の膜でこのアライメントマーク上にカ
バーを形成し、この力・々−によりアライメントマーク
をエツチングから保藤するようにしだので、アライメン
トマークのコントラストが匠米に比較して向上し、アラ
イメント精度の向上、スループットの改善、アライメン
トマークの数を減少できる効果を奏する。
第１図（ａＪおよび第１図（ｂ）はそれぞれ従来のウェ
ハーアライメントマークの保存方法全説明するだめの工
程説明図、第２図（ａ）および第２図（ｂ） ｔ「よそ
れぞれこの発明のウニノー−アライメントマークの保存
方法の一実施例を説明するための工程説明図である。 １１・・・Ｓｉ基板、１２・・・アライメントマーク、
１３・・・カバー、１４・・・酸化膜、Ｊ５・・・不透
明な刀体。 特許出願人 沖電気工業株式会社 （ａ） 第２ （ａ） １図 （ｂ） 図 （ｂ） １４１−
ハーアライメントマークの保存方法全説明するだめの工
程説明図、第２図（ａ）および第２図（ｂ） ｔ「よそ
れぞれこの発明のウニノー−アライメントマークの保存
方法の一実施例を説明するための工程説明図である。 １１・・・Ｓｉ基板、１２・・・アライメントマーク、
１３・・・カバー、１４・・・酸化膜、Ｊ５・・・不透
明な刀体。 特許出願人 沖電気工業株式会社 （ａ） 第２ （ａ） １図 （ｂ） 図 （ｂ） １４１−
Claims (1)
- 半導体基板上に第１の膜でアライメントマークを形成し
、第２の膜でこのアライメントマーク上にカバーを形成
し、このカバーにより上記アライメントマークをエツチ
ングから保護することを特徴とするウェハーアライメン
トマークの保存方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177589A JPS5967632A (ja) | 1982-10-12 | 1982-10-12 | ウエハ−アライメントマ−クの保存方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177589A JPS5967632A (ja) | 1982-10-12 | 1982-10-12 | ウエハ−アライメントマ−クの保存方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5967632A true JPS5967632A (ja) | 1984-04-17 |
Family
ID=16033627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177589A Pending JPS5967632A (ja) | 1982-10-12 | 1982-10-12 | ウエハ−アライメントマ−クの保存方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967632A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142820A (ja) * | 1989-10-27 | 1991-06-18 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
| CN105845555A (zh) * | 2015-01-14 | 2016-08-10 | 南京瀚宇彩欣科技有限责任公司 | 半导体装置及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180777A (ja) * | 1975-01-13 | 1976-07-14 | Hitachi Ltd | |
| JPS5447583A (en) * | 1977-09-22 | 1979-04-14 | Hitachi Ltd | Silicon gate type mis semiconductor device |
| JPS5662324A (en) * | 1979-10-26 | 1981-05-28 | Seiko Epson Corp | Semiconductor device position fitting method |
| JPS5664432A (en) * | 1979-10-29 | 1981-06-01 | Seiko Epson Corp | Positioning of semiconductor device |
-
1982
- 1982-10-12 JP JP57177589A patent/JPS5967632A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180777A (ja) * | 1975-01-13 | 1976-07-14 | Hitachi Ltd | |
| JPS5447583A (en) * | 1977-09-22 | 1979-04-14 | Hitachi Ltd | Silicon gate type mis semiconductor device |
| JPS5662324A (en) * | 1979-10-26 | 1981-05-28 | Seiko Epson Corp | Semiconductor device position fitting method |
| JPS5664432A (en) * | 1979-10-29 | 1981-06-01 | Seiko Epson Corp | Positioning of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142820A (ja) * | 1989-10-27 | 1991-06-18 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
| CN105845555A (zh) * | 2015-01-14 | 2016-08-10 | 南京瀚宇彩欣科技有限责任公司 | 半导体装置及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS615580A (ja) | 半導体装置の製造方法 | |
| US5512509A (en) | Method for forming an isolation layer in a semiconductor device | |
| US5911108A (en) | Method for protecting an alignment mark on a semiconductor substrate during chemical mechanical polishing and the resulting structure | |
| US4551907A (en) | Process for fabricating a semiconductor device | |
| US4612701A (en) | Method to reduce the height of the bird's head in oxide isolated processes | |
| CN86107855B (zh) | 应用侧壁及去除技术制做亚微米掩模窗口的方法 | |
| JPS5967632A (ja) | ウエハ−アライメントマ−クの保存方法 | |
| KR100670911B1 (ko) | 반도체 장치의 제조 방법 | |
| US4411929A (en) | Method for manufacturing semiconductor device | |
| US7425509B2 (en) | Method for forming patterns aligned on either side of a thin film | |
| JPS59135743A (ja) | 半導体装置およびその製造方法 | |
| US4691222A (en) | Method to reduce the height of the bird's head in oxide isolated processes | |
| JPH033346A (ja) | 半導体装置の製造方法 | |
| JPH079930B2 (ja) | 半導体装置の製造方法 | |
| JPS59155944A (ja) | 半導体装置の製造方法 | |
| JPS6113627A (ja) | 半導体装置の製造方法 | |
| JPS6154247B2 (ja) | ||
| JPS5871638A (ja) | エツチング方法 | |
| JP2590467B2 (ja) | 選択的熱酸化方法 | |
| JP3233149B2 (ja) | 半導体装置の製法 | |
| KR100253344B1 (ko) | 반도체 메모리의 콘택홀 형성방법 | |
| JPS60115255A (ja) | 半導体装置の製造方法 | |
| JPS58157137A (ja) | 半導体装置の製造方法 | |
| KR20020002164A (ko) | 반도체 소자분리막의 형성방법 | |
| JPH0481329B2 (ja) |