JPS62194731A - Ｅｃｌ出力回路 - Google Patents

Ｅｃｌ出力回路

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JPS62194731A
JPS62194731A JP61035136A JP3513686A JPS62194731A JP S62194731 A JPS62194731 A JP S62194731A JP 61035136 A JP61035136 A JP 61035136A JP 3513686 A JP3513686 A JP 3513686A JP S62194731 A JPS62194731 A JP S62194731A
Authority
JP
Japan
Prior art keywords
output
ecl
level
circuit
output circuit
Prior art date
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Pending
Application number
JP61035136A
Other languages
English (en)
Inventor
Hiroshi Abe
寛 阿部
Ichiro Ikushima
生島　一郎
Kazuo Kato
和男 加藤
Takashi Sase
隆志 佐瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS62194731A publication Critical patent/JPS62194731A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、符号変換回路に係り、特にＣＭＯＳレベルを
ＥＣＬレベルに変換する低消費電力の出力インター７エ
イスに関する。
〔従来の技術〕
従来のＥＣＬ出力回路は、昭和６０年度　１子通信学会
総合全国大会講演論文集（ｓａｓ）「Ｅｃｔ。
コンハチプルＣＭＯ８ＳＲＡＭにおける出方インタフェ
イス回路」に記載のように、バイポーラトランジスタと
ＭＯＳトランジスタを複合し、低消費電力化を図ったも
のがあるが、出方レベルの規格値合致及びスイッチング
動作向上の点については特に配慮さ、ｔｔていなかった
。
〔発明が解決しようとする問題点〕
上記従来例では、出力レベルとスイッチング動作向−Ｈ
の点についての配慮がされておらず、出方レベルがＥＣ
Ｌ標準規格に合致しないことや、出力レベルの切換時間
が長くなるといっ＋ｍ念があった。
本発明は、低消費電力で出力レベルがＥＣＬレベルの標
準規格に合致し、かつスイッチング動作スピードを向上
したＥｃＬ出方回路を提供することを目的と°する。
２γ問題点を解決するための手段〕 上記目的は、バイポーラトランジスタとＭＯＳトランジ
スタとによりＥＣＬ出方回路を構成し、出力段バイポー
ラトランジスタのペースをダイオードとレベルシフト抵
抗の直列回路でクランプし、かつ電流制御抵抗とスピー
ド・アンプコンデンサの並列回路を、初段インバータを
構成するＮＭＯＳのソースとグランドの間に挿入するこ
とにより達成される。
〔作用〕
レベルシフト抵抗は、ＥＣＬ出力回路が低レベルを出力
する際の電圧降下によりＥＣＬ低レベルをＥＣＬ標準規
格に合致させるものである。
スピード・アップコンデンサは、出力段トランジスタの
ペースの蓄積電荷を中和して蓄積時間を短くし、応答の
遅れを小さくするものである。これによりスイッチング
動作スピードの向上が図られる。
〔実施例〕
以下、本発明の一実施例を図面により説明する。
本発明のＥＣＬ出力回路は、しきい値を設定した′・初
段インバータ（Ｍｔ　：　ＰＭＯＳ，Ｍ２：　ＮＭＯＳ
）　。
電流制御抵抗Ｒ＋＋スピード・アップコンデンサＣＩ＋
クランプダイオードＤＩ＋　レベルシフト抵抗Ｒ２＋出
力段トランジスタＱ＋及び負荷抵抗Ｒ３より成る。
ＣＭＯＳレベル信号は、ｉｖｌ　ＯＳのゲート幅により
しきい値が入力側でＣＩＶＩ　ＯＳレベル中心、出力側
でＥＣＬレベル中心に設定した初段インバータ（Ｍｌ。
Ｍ２）！こ入力される。この出力はダイオードＤＩによ
りクランプされ、出力段トランジスタＱ１により′電源
■ＴＴでバイアスされ１ヒ負荷抵抗Ｒ３ｔこＥＣＬ出力
として出力される。
ＥＣＬ出力の高ンベルは、Ｐ　Ｍ　ＯＳ　Ｍｔがオン。
Ｎ　ＭＯＳ　Ｍ２がオフ、クランプダイオードＤ１がオ
フ状態での出力段トランジスタＱｔのペース・エミッタ
間電圧により決まる。また低レベルは、ＰＭＯＳＭ＋が
オフ、ＮＭＯＳＭ２がオン、クランプダイオードＤ＋が
動作状態の時の、クランプダイオードＤＩ及びレベルシ
フト抵抗Ｒ２による電圧降下に出力段トランジスタＱｓ
のペース・エミッタ間電圧を加えたものとなる。本回路
では低レベルを設定する際、クランプダイオードＤ１を
微少電流で動作させることと、ＭＯＳトランジスタによ
るスイッチング動作により低消費電力化が可能となる。
抵抗Ｒ２は、低レベル出力時にクランプダイオードＤ１
に流れる電流が微少であるため、クランプダイオードＤ
１と直列に付加し、出力段トランジスタＱｌのペース′
成圧を降下させ、出力レベルをＥＣＬ標準規格に合致さ
せるものである。またスピード・アップコンデンサＣ１
の値を、抵抗Ｒ１＋　コンデンサＣｔの並列回路１の時
定数より決まる周波数が出力回路の動作周波数とほぼ等
しくなるようにすることにより、出力段トランジスタＱ
ｌのペースの蓄積電荷を中和して蓄積時間を短くシ、応
答の遅れを小さくする。これにより高速動作が可９しで
ある。
図面に示した実施例は、正相出力回路であるが、初段に
インバータを付加することにより逆相出力回路が構成可
能であり、正相出力回路と同様の効果が得られる。
本実施例は、ＩＣの出力インターフェイスｆｃ　４応用
され、ＩＣの低消費電力化、尚運動作に効果的である。
〔発明の効果〕
本発明によれば、低消費″電力で出力レベルが、ＥＣＬ
標準規格に合致し、かつスイッチング動作の速いＥＣＬ
出力回路を形成することが可能でろる。
【図面の簡単な説明】
図面は本発明番こよるＥＣＬ田力回路の一実施例回路図
である。 Ｍｌ・・初段インバータＰＭＯＳ Ｍ２・・・初段インバータＮＭＯＳ Ｒ＋・・・電流”ｉｌｉ：Ｊ碑抵抗 Ｃ１・・・スピードアップコンデンサ Ｄ１・・・クランプダイオード Ｒ２・・・レベルシフト抵抗 Ｑｌ・・・出力段トランジスタ Ｒ３・・・負荷抵抗 、／−゛

Claims (1)

    【特許請求の範囲】
  1. １、ＰＭＯＳとＮＭＯＳとから成る初段インバータとバ
    イポーラトランジスタ出力段とより構成されるＣＭＯＳ
    レベル−ＥＣＬレベル変換回路において、抵抗とコンデ
    ンサの並列回路をインバータを構成するＮＭＯＳのソー
    スとグランドの間に挿入するとともに、上記インバータ
    の出力と接続される出力段バイポーラトランジスタのベ
    ースをダイオードと抵抗の直列回路を介して電源に接続
    したことを特徴とするＥＣＬ出力回路。
JP61035136A 1986-02-21 1986-02-21 Ｅｃｌ出力回路 Pending JPS62194731A (ja)

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JP61035136A JPS62194731A (ja) 1986-02-21 1986-02-21 Ｅｃｌ出力回路

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JP61035136A JPS62194731A (ja) 1986-02-21 1986-02-21 Ｅｃｌ出力回路

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JPS62194731A true JPS62194731A (ja) 1987-08-27

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JPH03278615A (ja) * 1990-03-28 1991-12-10 Nec Corp レベル変換回路
EP0980144A3 (en) * 1998-08-11 2000-05-24 Fairchild Semiconductor Corporation Transceiver driver with programmable edge rate control independent of fabrication process, supply voltage and temperature

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JPS5967728A (ja) * 1982-10-12 1984-04-17 Hitachi Ltd Ｃｍｏｓ集積回路装置

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