JPS5968031A - デジタル入力回路 - Google Patents
デジタル入力回路Info
- Publication number
- JPS5968031A JPS5968031A JP57178028A JP17802882A JPS5968031A JP S5968031 A JPS5968031 A JP S5968031A JP 57178028 A JP57178028 A JP 57178028A JP 17802882 A JP17802882 A JP 17802882A JP S5968031 A JPS5968031 A JP S5968031A
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- Japan
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- comparator
- power supply
- digital input
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロコンピュータシステムまたは制御
用コンピュータシステムに使用されるデジタル入力回路
の改良に関するものである。
用コンピュータシステムに使用されるデジタル入力回路
の改良に関するものである。
第１図は本発明のデジタル入力回路が適用されるコンピ
ュータシステムの全体構成を示すもので、１は中央処理
装置ＣＰ０，２はメモリ、３はデジタル出力回路、４は
デジタル入力回路、５はＣＰＵと各装置部とを接続する
バス、６はＣＰＵ、メモリ、デジタル出力回路、および
デジタル入力回路へ供給される５〔ｖ〕の直流電源装置
、７は５〔Ｖ〕の電源ライン、８は５Ｖ直流電源へ供給
されるＡＣ１００（Ｖ〕ラインであり、本発明ではデジ
タル入力回路４の接点間に印加する電源としても使用さ
れているものである。
ュータシステムの全体構成を示すもので、１は中央処理
装置ＣＰ０，２はメモリ、３はデジタル出力回路、４は
デジタル入力回路、５はＣＰＵと各装置部とを接続する
バス、６はＣＰＵ、メモリ、デジタル出力回路、および
デジタル入力回路へ供給される５〔ｖ〕の直流電源装置
、７は５〔Ｖ〕の電源ライン、８は５Ｖ直流電源へ供給
されるＡＣ１００（Ｖ〕ラインであり、本発明ではデジ
タル入力回路４の接点間に印加する電源としても使用さ
れているものである。
しかし乍も、従来のこの種のデジタル入力回路として第
２図に示すものがあった。この第２図において、１１．
１１Ａ・・・１１ｎはオン・オフ情報を取り込もうとす
る無電圧接点、１２，１２Ａ・・・１２ｎはフォトカッ
プラ、１３ 、１３Ａ・”１３ｎはコンデンサ、１４は
交流電源電圧を余波整流するためのダイオード、５は例
えば第１図の交流電源から導入してきた交流電源であり
、ＤＯ〜Ｄ７はデータ入力信号名または出力端子名を示
す。
２図に示すものがあった。この第２図において、１１．
１１Ａ・・・１１ｎはオン・オフ情報を取り込もうとす
る無電圧接点、１２，１２Ａ・・・１２ｎはフォトカッ
プラ、１３ 、１３Ａ・”１３ｎはコンデンサ、１４は
交流電源電圧を余波整流するためのダイオード、５は例
えば第１図の交流電源から導入してきた交流電源であり
、ＤＯ〜Ｄ７はデータ入力信号名または出力端子名を示
す。
次に動作について説明する。入力接点１１．１１Ａ・・
・１１ｎがオン状態の場合、フォトカップラに電流が流
れて作動しロー信号がＣＰＵに伝達さ汰また入力接点が
オフ状態の場合フォトカップラもオフ状態になりハイ信
号がＣＰＵに伝達される。
・１１ｎがオン状態の場合、フォトカップラに電流が流
れて作動しロー信号がＣＰＵに伝達さ汰また入力接点が
オフ状態の場合フォトカップラもオフ状態になりハイ信
号がＣＰＵに伝達される。
この場合コンデンサ１３，１３Ａ・・・１３ｎはｍＡＫ
印加される電圧が全波整流電圧であるために付加されて
いる。
印加される電圧が全波整流電圧であるために付加されて
いる。
しかし乍ら、第２図に示す如きデジタル入力回路では、
交流電源１５に瞬時の停電が起った場合に不都合が生ず
る。第８図は、この不具合の様子を示す信号波形図であ
る。すなわち５ｖの直流電圧は、直流電源の装置内のコ
ンデンサによって交流電源１５が瞬時停電されても電圧
保持時間が長く保たれるが、交流電源１５の瞬時停電が
生じた場合は、入力接点１１．ＩＩＡ・・・１１ｎがオ
ン状態になっているにも拘わらずデータ入力が出力端子
ＤＯ〜Ｄ７においてノ１イ信号に形成され、ＣＰＵがデ
ータ入力を読み誤ることがある。このような場合に従来
のデジタル入力回路では、以上のように構成されている
ので、交流電源の瞬時停電の時に入力データの誤認に対
して正確に対処できない欠点がある。
交流電源１５に瞬時の停電が起った場合に不都合が生ず
る。第８図は、この不具合の様子を示す信号波形図であ
る。すなわち５ｖの直流電圧は、直流電源の装置内のコ
ンデンサによって交流電源１５が瞬時停電されても電圧
保持時間が長く保たれるが、交流電源１５の瞬時停電が
生じた場合は、入力接点１１．ＩＩＡ・・・１１ｎがオ
ン状態になっているにも拘わらずデータ入力が出力端子
ＤＯ〜Ｄ７においてノ１イ信号に形成され、ＣＰＵがデ
ータ入力を読み誤ることがある。このような場合に従来
のデジタル入力回路では、以上のように構成されている
ので、交流電源の瞬時停電の時に入力データの誤認に対
して正確に対処できない欠点がある。
この発明は上記のような従来のものの欠点な除去するた
めになされたもので、交流電源電圧をコンパレータの入
力としてその出力信号により入力データ音ラッチするよ
うにしたデジタル入力回路を提供することを目的とする
。
めになされたもので、交流電源電圧をコンパレータの入
力としてその出力信号により入力データ音ラッチするよ
うにしたデジタル入力回路を提供することを目的とする
。
以下、この発明の一実施例を図について説明する。第４
図において、１１．１１人・・・１１ｎは無 −電圧接
点、１２，１２Ａ・・・１２ｎはフォトカップラ、１４
はダイオードブリッジ、１５は交流電源、１６．１６Ａ
・・・１６ｎは入力データをラッチするＤフリップフロ
ップ、１７はコンパレータ、１８はトランス、１９はダ
イオードブリッジであり、ＤＱ−Ｄ７は入力データ信号
名または出力端子名を、またＸはコンパレータ出力信号
名である。
図において、１１．１１人・・・１１ｎは無 −電圧接
点、１２，１２Ａ・・・１２ｎはフォトカップラ、１４
はダイオードブリッジ、１５は交流電源、１６．１６Ａ
・・・１６ｎは入力データをラッチするＤフリップフロ
ップ、１７はコンパレータ、１８はトランス、１９はダ
イオードブリッジであり、ＤＱ−Ｄ７は入力データ信号
名または出力端子名を、またＸはコンパレータ出力信号
名である。
次に動作について説明する。第５図はコンパレータ１７
の出力信号Ｘと交流電源１５との関係を示す信号波形図
であり、上述したデジタル入力回路４の動作を第５図と
ともに説明する。いま交流電源１５に瞬時停電がな（正
常な時には、その交流電源１５からトランス１８を経て
ダイオードブリッジ１９より余波整流波形の電圧が出力
され、この整流波形のピーク値、すなわち変流電圧の絶
対値が一番高（なる付近で、タイミング・パルス人がコ
ンパレータ１７の出力信号Ｘとして送出される。このタ
イミングパルスＸによって７リツプフロツプ１６がその
時の入力データを一旦ラッチする。これを繰り返えすこ
とによって出力端子ＤＯ〜Ｄ７にはそれぞれの入力デー
タが正常に伝送される。
の出力信号Ｘと交流電源１５との関係を示す信号波形図
であり、上述したデジタル入力回路４の動作を第５図と
ともに説明する。いま交流電源１５に瞬時停電がな（正
常な時には、その交流電源１５からトランス１８を経て
ダイオードブリッジ１９より余波整流波形の電圧が出力
され、この整流波形のピーク値、すなわち変流電圧の絶
対値が一番高（なる付近で、タイミング・パルス人がコ
ンパレータ１７の出力信号Ｘとして送出される。このタ
イミングパルスＸによって７リツプフロツプ１６がその
時の入力データを一旦ラッチする。これを繰り返えすこ
とによって出力端子ＤＯ〜Ｄ７にはそれぞれの入力デー
タが正常に伝送される。
一方、交流電源１５が時点Ｂのとき瞬時停電が起こった
場合には、その瞬間コンパレータ１７の一側入力端は０
〔ｖ〕であり、また＋側入力端は第１図の直流整流電源
６の内部で電圧保持時間を所定時間以上は保持されるよ
うに構成されているので、正電圧が瞬時停電の期間中は
印加されている。
場合には、その瞬間コンパレータ１７の一側入力端は０
〔ｖ〕であり、また＋側入力端は第１図の直流整流電源
６の内部で電圧保持時間を所定時間以上は保持されるよ
うに構成されているので、正電圧が瞬時停電の期間中は
印加されている。
このためコンパレータ１７の出力Ｘはノーイ信号Ｃの状
態になる。つまり、フリップ７０ツブ１６゜１６Ａ・・
・１６ｎへのタイミングパルスが送出されなくなり、入
力データＤＯ〜Ｄ７は交流電源が再び立ち上がるまで保
持されることになる。その結果、この瞬時停電の期間中
に従来のデジタル入力回路の構成上発生した様な誤信号
の伝送が阻止できることになる。
態になる。つまり、フリップ７０ツブ１６゜１６Ａ・・
・１６ｎへのタイミングパルスが送出されなくなり、入
力データＤＯ〜Ｄ７は交流電源が再び立ち上がるまで保
持されることになる。その結果、この瞬時停電の期間中
に従来のデジタル入力回路の構成上発生した様な誤信号
の伝送が阻止できることになる。
以上のように、本発明によれば、交流電源電圧をコンバ
ータの入力とし、更にその出力信号により入力データを
ラッチするように構成したので、交流電源の瞬時停電時
に生ずるデジタル入力データの読み誤りを確実に防止で
きる優れた効果がある。
ータの入力とし、更にその出力信号により入力データを
ラッチするように構成したので、交流電源の瞬時停電時
に生ずるデジタル入力データの読み誤りを確実に防止で
きる優れた効果がある。
第１図は本発明のデジタル入力回路が適用されるシステ
ム全体の構成図、第２図は従来のデジタル入力回路の接
続図、第８図はそのデジタル入力回路の瞬時停電時の信
号の様子を表わしたタイミング図である。また、第４図
は、本発明の一実施例のデジタル入力回路の接続図、第
５図は同実施例のデジタル入力回路の瞬時停電時の信号
の様子を表わしたタイミング図である。 １・・・中央処理装置（ＣＰＵ）、２・・・メモリ、３
・・・デジタル出力回路、４・−・デジタル入力回路、
５・・・バス、６・・・５ｖ厘流電源、７・・・５Ｖ電
源ライン、８・・・変流電源ライン、１１，１１Ａ・・
・１１ｎ・・・無電圧接点、１２，１２Ａ・・・１２ｎ
・・・フォトカップ？、１．１５，１３Ａ・・・１３ｎ
・・・コンデンサ、１４・・・ダイオード、１５・・・
変流電源、Ｍｌ、１６Ａ・・・ＩＳｎ・・・Ｄフリラグ
フロップ、１７・・・コンパレータ、１８・・・トラン
ス。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛野信−（ほか１名） （７） 第３図 Ｏｖ
ム全体の構成図、第２図は従来のデジタル入力回路の接
続図、第８図はそのデジタル入力回路の瞬時停電時の信
号の様子を表わしたタイミング図である。また、第４図
は、本発明の一実施例のデジタル入力回路の接続図、第
５図は同実施例のデジタル入力回路の瞬時停電時の信号
の様子を表わしたタイミング図である。 １・・・中央処理装置（ＣＰＵ）、２・・・メモリ、３
・・・デジタル出力回路、４・−・デジタル入力回路、
５・・・バス、６・・・５ｖ厘流電源、７・・・５Ｖ電
源ライン、８・・・変流電源ライン、１１，１１Ａ・・
・１１ｎ・・・無電圧接点、１２，１２Ａ・・・１２ｎ
・・・フォトカップ？、１．１５，１３Ａ・・・１３ｎ
・・・コンデンサ、１４・・・ダイオード、１５・・・
変流電源、Ｍｌ、１６Ａ・・・ＩＳｎ・・・Ｄフリラグ
フロップ、１７・・・コンパレータ、１８・・・トラン
ス。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛野信−（ほか１名） （７） 第３図 Ｏｖ
Claims (1)
- 交流電源から直流整流電源を介して直流電圧を供給され
るコンピュータ装置のデジタル入力回路において、前記
直流電圧によって付勢されるコンパレータの第１の入力
に前記直流電圧を分圧された基準電圧を、また第２の入
力に前記交流電源に基づく電圧をそれぞれ接続し、前記
コンパレータの出力信号によりデータ入力情報をラッチ
するように構成したことを特徴とするデジタル入力回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178028A JPS5968031A (ja) | 1982-10-09 | 1982-10-09 | デジタル入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178028A JPS5968031A (ja) | 1982-10-09 | 1982-10-09 | デジタル入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968031A true JPS5968031A (ja) | 1984-04-17 |
| JPS6160466B2 JPS6160466B2 (ja) | 1986-12-20 |
Family
ID=16041319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178028A Granted JPS5968031A (ja) | 1982-10-09 | 1982-10-09 | デジタル入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968031A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486236A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Single chip microcomputer |
-
1982
- 1982-10-09 JP JP57178028A patent/JPS5968031A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486236A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Single chip microcomputer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6160466B2 (ja) | 1986-12-20 |
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