JPS5968896A - Ｅｐｒｏｍ装置 - Google Patents
Ｅｐｒｏｍ装置Info
- Publication number
- JPS5968896A JPS5968896A JP57177648A JP17764882A JPS5968896A JP S5968896 A JPS5968896 A JP S5968896A JP 57177648 A JP57177648 A JP 57177648A JP 17764882 A JP17764882 A JP 17764882A JP S5968896 A JPS5968896 A JP S5968896A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- level
- signal
- turned
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体配憶装置、符にＦｉＦＲＯＭ装置１
におけるデータ線の駆動回路に関する。
におけるデータ線の駆動回路に関する。
フローテイングゲートＭＯ８ＦＥＴ（以下ＦＡＭＯ８と
称する）をメモリ素子として使用して−るＥＦＲＯＭ装
置においては、複数のデータ線の中から一本のデータ線
が選択ａｎたときに、データ線がプリチャージ用ＭＯ８
ＦＥＴＫよってチャージアンプさｎ、続いて選択レベル
のワード線駆動信号が饋砂のワード線の中の一本に供給
δｎる。
称する）をメモリ素子として使用して−るＥＦＲＯＭ装
置においては、複数のデータ線の中から一本のデータ線
が選択ａｎたときに、データ線がプリチャージ用ＭＯ８
ＦＥＴＫよってチャージアンプさｎ、続いて選択レベル
のワード線駆動信号が饋砂のワード線の中の一本に供給
δｎる。
その結果、ロウレベルｌたはハイレベルの読出し信号が
データ＆”ｋ弁してセンスアンプに送られてセンスさγ
Ｌる工うにさｎている。
データ＆”ｋ弁してセンスアンプに送られてセンスさγ
Ｌる工うにさｎている。
しかしながら、従来のＥＦＲＯＭ装置においては、プリ
チャージ用のＭ ＯＳ Ｆ Ｅ Ｔｖｃｙ常的に定′１
圧発生回路からの定電圧が供給さｎ、メモリ読出し時Ｖ
ｃＹテコーダからの信号によって制御ｌｌδｎるスイッ
チ（以下刃ラムスイッチと称する）により、データ線ケ
プリチャージ用ＭｏｓＦｇＴｉｃ接続してデータ線ｔチ
ャージアンプ８せる工うにδｎていた。カラムスイッチ
にデータ線ごとに設けらｎており、選択時にのみオン状
帖にさｎる。
チャージ用のＭ ＯＳ Ｆ Ｅ Ｔｖｃｙ常的に定′１
圧発生回路からの定電圧が供給さｎ、メモリ読出し時Ｖ
ｃＹテコーダからの信号によって制御ｌｌδｎるスイッ
チ（以下刃ラムスイッチと称する）により、データ線ケ
プリチャージ用ＭｏｓＦｇＴｉｃ接続してデータ線ｔチ
ャージアンプ８せる工うにδｎていた。カラムスイッチ
にデータ線ごとに設けらｎており、選択時にのみオン状
帖にさｎる。
また、ＦＡＭＯ８からなるメモリ菓子は曹き込ｉｎ友情
報に応じて、基準電圧（読出し信号の中ｒ−ルベル）よ
りも高いしきい値電圧か、または低いしきい値電圧會持
つように芒れている。
報に応じて、基準電圧（読出し信号の中ｒ−ルベル）よ
りも高いしきい値電圧か、または低いしきい値電圧會持
つように芒れている。
従って、あるデータ線とワード線が選択さｒ’ｕｔとき
に、その父点にあるメモリ素子が消去状態Ｖ″１〃にさ
ｎていると、しきい値電圧が低いためワード線の）！！
択レベルによってメモリ素子がオンちれ、データ線にメ
モリ素子とプリチャージ用ＭＯ８ＦＦ！Ｔのオン抵抗の
比によって決するようなレベル（基準電圧エリも低い）
にδ扛る。このとき、プリチャージ用ＭＯ８ＦＥＴから
の電流供給１に、選択されたメモリ素子が◆込状態ゝ（
）”（違択時にオフ）にさｎている場合よりも多くなる
。そのため、従来のデータ線駆動回路では、データ線の
レベルが一旦基準電圧以上にオーバーシュートしてから
、基準電圧以下の所定のロウレベル状態にざｎる。
に、その父点にあるメモリ素子が消去状態Ｖ″１〃にさ
ｎていると、しきい値電圧が低いためワード線の）！！
択レベルによってメモリ素子がオンちれ、データ線にメ
モリ素子とプリチャージ用ＭＯ８ＦＦ！Ｔのオン抵抗の
比によって決するようなレベル（基準電圧エリも低い）
にδ扛る。このとき、プリチャージ用ＭＯ８ＦＥＴから
の電流供給１に、選択されたメモリ素子が◆込状態ゝ（
）”（違択時にオフ）にさｎている場合よりも多くなる
。そのため、従来のデータ線駆動回路では、データ線の
レベルが一旦基準電圧以上にオーバーシュートしてから
、基準電圧以下の所定のロウレベル状態にざｎる。
その結果、データ線のオーバーシュー）ｋセンスアンプ
がｌ１４読出しするおそれがあった。′ｔた、このオー
バーシュートによる誤読出し會防止するために、データ
線のレベルが確足する１での間センスアンプによるセン
ス全停らせるようにさせると、アクセス時間が長くなっ
てし１うという問題点があった。
がｌ１４読出しするおそれがあった。′ｔた、このオー
バーシュートによる誤読出し會防止するために、データ
線のレベルが確足する１での間センスアンプによるセン
ス全停らせるようにさせると、アクセス時間が長くなっ
てし１うという問題点があった。
七こてこの発明は、例えば電流供給能力の異なる２つの
プリチャージ用トランジスタモジくハ、ゲート電位を時
間とともに変化δせ電流供給能力に％ならせるプリチャ
ージ用トランジスタを設けて、データ＋［ｌ−プリチャ
ージさせる際に、先ず大きな電流電流してデータ１１１
！七基準電圧の近く１でチャージアンプさせてからその
後は小豆な電流を流してゆっくりとデータ線のレベルを
移行させることにより、プリチャージの際のデータ線に
おけるオーバーシュートケなくして、誤読出しｔ防止す
るととも［読出しの高速化を図れるようにすることχ目
的とする。
プリチャージ用トランジスタモジくハ、ゲート電位を時
間とともに変化δせ電流供給能力に％ならせるプリチャ
ージ用トランジスタを設けて、データ＋［ｌ−プリチャ
ージさせる際に、先ず大きな電流電流してデータ１１１
！七基準電圧の近く１でチャージアンプさせてからその
後は小豆な電流を流してゆっくりとデータ線のレベルを
移行させることにより、プリチャージの際のデータ線に
おけるオーバーシュートケなくして、誤読出しｔ防止す
るととも［読出しの高速化を図れるようにすることχ目
的とする。
以下図面を用いてこの発明’ｋ［明する。
第１図は本発明の一実施例を示すＥＦＲＯＭ装置の概略
構成図である。
構成図である。
図において、１にσ数個のメモリ素子がマトリンクス状
に配設されてなるメモリアレイである。
に配設されてなるメモリアレイである。
個々のメモリ素子Ｍ口ＩＭ１１ 、・・・・・・はフ
ローテイングゲー）！％およびコントロールゲート′電
極會有するＦＡＭＯ８で構成されている。
ローテイングゲー）！％およびコントロールゲート′電
極會有するＦＡＭＯ８で構成されている。
メモリアレイｌ内の各メモリ素子は、同一行に配Ｉｉさ
ｎているもののコントロールゲートが、それぞれ同一の
ワード線Ｗｔ ＩＷ！ 、・・・・・・に共通に接
続されている。萱た、同一列に配置されたメモリ素子の
ドレインにそルそれ同一のデータ？ＨＤ ｔＤ２ 、・
・・・・・に共通に接続されている。
ｎているもののコントロールゲートが、それぞれ同一の
ワード線Ｗｔ ＩＷ！ 、・・・・・・に共通に接
続されている。萱た、同一列に配置されたメモリ素子の
ドレインにそルそれ同一のデータ？ＨＤ ｔＤ２ 、・
・・・・・に共通に接続されている。
上記データ線り、、Ｄ、・・・・・・には、各データ線
を共通データ＆’ＣＤ［接続させるためのカラムスイッ
チＳ、、ｓ！ ｌ・・・・・・が設けらｒｌ、ている。
を共通データ＆’ＣＤ［接続させるためのカラムスイッ
チＳ、、ｓ！ ｌ・・・・・・が設けらｒｌ、ている。
２ｉＸデコ一ダ回路で、このＸデコーダ回路２によって
、アドレス信号Ａｘよに対応δｎた一つのワード１１１
！に選択レベルのワード線駆動信号が供給３扛る。′！
Ｅた、３はＹデコーダ回路で、ＣのＹデコーダ回路３に
よって、上記カラムスイッチＳｔ。
、アドレス信号Ａｘよに対応δｎた一つのワード１１１
！に選択レベルのワード線駆動信号が供給３扛る。′！
Ｅた、３はＹデコーダ回路で、ＣのＹデコーダ回路３に
よって、上記カラムスイッチＳｔ。
Ｓ！ 、・・・・・・のりもアドレス信号ＡｙｉＶｃ対
応された一つがオン状態ＶＣさ几る。すると、オン状態
にδｎたカラムスイッチを介して、データｉＤ＋。
応された一つがオン状態ＶＣさ几る。すると、オン状態
にδｎたカラムスイッチを介して、データｉＤ＋。
Ｄ２ 、・・・・・・のうち一本が共通データＭＯＤに
結合さｎる。
結合さｎる。
この共通データｍｅ ＤＫに、信号発生回路４からの制
御４３号φ ９．φ、２に工ってそれぞれオン、”７制
御さ１６プ゛）ｆ’ｒ−９用ＭＯ８ＦＫＴＱｐ、、
。
御４３号φ ９．φ、２に工ってそれぞれオン、”７制
御さ１６プ゛）ｆ’ｒ−９用ＭＯ８ＦＫＴＱｐ、、
。
Ｑ□が、電源電圧Ｖ。０との間に互に並列に接続さｎて
いる。このプリチャージ用ＭＯ８ＦＢＴＱ、ＩとＱ、２
に、七の寸法比を変えることによって、ＭＯＥＩＦＥＴ
Ｑ、、、の方が電流供給能力が大さくなるように形成δ
ｎている。
いる。このプリチャージ用ＭＯ８ＦＢＴＱ、ＩとＱ、２
に、七の寸法比を変えることによって、ＭＯＥＩＦＥＴ
Ｑ、、、の方が電流供給能力が大さくなるように形成δ
ｎている。
５は共通データ線Ｄｏに接続されたセンスアンプで、こ
のセンスアンプ５には、データ線からの胱出し信号を増
幅する。
のセンスアンプ５には、データ線からの胱出し信号を増
幅する。
ｌた、特に制限さｎないが、上記データ線ＤＩ。
Ｄ２ 、・・・・・・と回路の接地点との間には、上記
信号発生回路４からの制＃（ＰＩ号φ１によってオン、
オフ制御δｎるディスチャージ用のＭＯ８ＦＥＴＱ１が
設けらｎている。イぎ号発生回路４はアドレス信号Ａｘ
ｔ 、Ａｙｔおよびチンブイネーブル信号ａｇ等の外部
（Ｎ号の変化會検用してパルス状の制御毎号φ。を発生
する。この制御信号φ１によって、ディスチャージ用Ｍ
Ｏ８ＦＥＴＱ、がオン芒ｎて、データ線り、、Ｄ！ 、
・・・・・・がグランドレベルｌで引き抜かれるように
されている。
信号発生回路４からの制＃（ＰＩ号φ１によってオン、
オフ制御δｎるディスチャージ用のＭＯ８ＦＥＴＱ１が
設けらｎている。イぎ号発生回路４はアドレス信号Ａｘ
ｔ 、Ａｙｔおよびチンブイネーブル信号ａｇ等の外部
（Ｎ号の変化會検用してパルス状の制御毎号φ。を発生
する。この制御信号φ１によって、ディスチャージ用Ｍ
Ｏ８ＦＥＴＱ、がオン芒ｎて、データ線り、、Ｄ！ 、
・・・・・・がグランドレベルｌで引き抜かれるように
されている。
次に上記（ロ）路の動作を第２図のタイミングチャート
１用いて説明する。なお、同図において、点線で示した
波形に、センス回路にラッチ（ロ）路が宮’［１，てい
る場合の波形である。
１用いて説明する。なお、同図において、点線で示した
波形に、センス回路にラッチ（ロ）路が宮’［１，てい
る場合の波形である。
メモリ読出し時［は、ワード線とデータ線が駆動芒ｎる
前に、信号発生回路４がアドレス信号ＡＸｉ 、Ａｙｉ
の変化？検出して、制＃信号φ。が一時的にハイレベル
にｔｌ１円もしくニ、センスのＭＯ８ＦｆｉＴＱｃＬが
オンもしくに、オフされてデータｋＤｒ 、Ｄ、、・
・・・・・上の電荷が引き抜かｎてグランドレベル（Ｏ
ｖ）に８ルる。こルによって、メモリ読出し前にデータ
線がフローティング状態に芒ｎることがなくなり、ノイ
ズがのりＶＣ〈く３扛る。
前に、信号発生回路４がアドレス信号ＡＸｉ 、Ａｙｉ
の変化？検出して、制＃信号φ。が一時的にハイレベル
にｔｌ１円もしくニ、センスのＭＯ８ＦｆｉＴＱｃＬが
オンもしくに、オフされてデータｋＤｒ 、Ｄ、、・
・・・・・上の電荷が引き抜かｎてグランドレベル（Ｏ
ｖ）に８ルる。こルによって、メモリ読出し前にデータ
線がフローティング状態に芒ｎることがなくなり、ノイ
ズがのりＶＣ〈く３扛る。
また、ディスチャージ用ＭＯ８ＦＫＴＱｌｉニアにオン
さｎている間、信号発生回路４から発生される制御信号
φ、ｌとφ９．にロウレベルに嘔ｎて、プリチャージ用
のＭＯ８ＦＫＴＱｐ、とＱ２にオフさｎている。こｔｌ
［工ってデータ線に貫通電流が流さ扛るのが防＋ｈさｎ
る。
さｎている間、信号発生回路４から発生される制御信号
φ、ｌとφ９．にロウレベルに嘔ｎて、プリチャージ用
のＭＯ８ＦＫＴＱｐ、とＱ２にオフさｎている。こｔｌ
［工ってデータ線に貫通電流が流さ扛るのが防＋ｈさｎ
る。
しかして、制御４ＦＷ号φｄがハイレベルからロウレベ
ルに変化されて、ディスチャージ用ＭＯ８ＦＥＴＱ、が
オフされると、続いて、先ず制御信号φ ＋ ｉｓ ロ
ウレベルからハイレベルに変化され”［ＭＯ８ＦＢＴＱ
、、がオンさ扛て、電源電圧Ｖ。０によってデータ線の
プリチャージが開始される。ＭＯ８ＦＪＣＴＱ、、は１
流供給能力が大きくさルて−るため、データ線は急速に
所定のレベル１でチャージアンプさ扛る。このとき、Ｍ
Ｏ８ＦＦｊＴＱ、。
ルに変化されて、ディスチャージ用ＭＯ８ＦＥＴＱ、が
オフされると、続いて、先ず制御信号φ ＋ ｉｓ ロ
ウレベルからハイレベルに変化され”［ＭＯ８ＦＢＴＱ
、、がオンさ扛て、電源電圧Ｖ。０によってデータ線の
プリチャージが開始される。ＭＯ８ＦＪＣＴＱ、、は１
流供給能力が大きくさルて−るため、データ線は急速に
所定のレベル１でチャージアンプさ扛る。このとき、Ｍ
Ｏ８ＦＦｊＴＱ、。
のゲートを惨に供給さルる制御信号φ、１のレベルｋｉ
所当に設定しておくことによシ、データ線のレベルが基
準電圧工りもＯ，ｔ Ｖ程度低くなるようにさｎている
。
所当に設定しておくことによシ、データ線のレベルが基
準電圧工りもＯ，ｔ Ｖ程度低くなるようにさｎている
。
データ線のレベルが立上がると制御信号φ２．がロウレ
ベルに変化さ扛、同時に制御４Ｍ号φ１．がハイレベル
に変化さルる。すると、プリチャージ用ＭＯ８ＦＩＴＱ
ｐ、がオフさｎ１代わりにＭＯ８ＦｆｎＴＱ□がオンさ
れる。制御４７ｇ号φ、２のハイレベルは基′４Ａ電圧
エリも０．２Ｖ程度高くなるようにさｎている。そのた
め、データ線はＭＯ８ＦＫＴＱ、１に工り押し上げらｒ
ｔ＊ハイレベル、メモリの情報に応じて史に高いレベル
か基準電圧よりも低イ所定のレベルに移行さｎる。この
とき、ＭＯ８ＦＫ’［’Ｑいの電流供給能力はＭ０８Ｆ
ＦｔＴＱｐ。
ベルに変化さ扛、同時に制御４Ｍ号φ１．がハイレベル
に変化さルる。すると、プリチャージ用ＭＯ８ＦＩＴＱ
ｐ、がオフさｎ１代わりにＭＯ８ＦｆｎＴＱ□がオンさ
れる。制御４７ｇ号φ、２のハイレベルは基′４Ａ電圧
エリも０．２Ｖ程度高くなるようにさｎている。そのた
め、データ線はＭＯ８ＦＫＴＱ、１に工り押し上げらｒ
ｔ＊ハイレベル、メモリの情報に応じて史に高いレベル
か基準電圧よりも低イ所定のレベルに移行さｎる。この
とき、ＭＯ８ＦＫ’［’Ｑいの電流供給能力はＭ０８Ｆ
ＦｔＴＱｐ。
よりも小δ〈さｎているため、光電の速度に遅くなり、
データ線のレベルは徐々に移行名ｎる。
データ線のレベルは徐々に移行名ｎる。
なお、カラムスイッチＳＩ〜Ｓｎｉ、Ｙデコーダ回４３
によって、アドレス信号Ａｙ１に対応する一つがオンさ
れる。これにより、一本のデータ線が共通データ線０Ｄ
ｉＣ接続ざルる。ｌた、Ｘデコーダ回路２によって、ア
ドレス信号ＡＸ１１Ｃ対応する一本のワード線に選択レ
ベル（＋５Ｖ）のワード線駆動信号が供給さｎる。
によって、アドレス信号Ａｙ１に対応する一つがオンさ
れる。これにより、一本のデータ線が共通データ線０Ｄ
ｉＣ接続ざルる。ｌた、Ｘデコーダ回路２によって、ア
ドレス信号ＡＸ１１Ｃ対応する一本のワード線に選択レ
ベル（＋５Ｖ）のワード線駆動信号が供給さｎる。
選択さｆ′したワード線とデータ線の父点に位置するメ
モリ素子が消去状態ゝ１”Ｋ＝江ていると、そのしきい
値電圧はワード線の選択レベルよりも低いため、そのメ
モリ素子はオン状態にさルる。すると、センスアンプ５
には、選択さｎたメモリ素子（ＦＡＭＯＳ ）とプリチ
ャージ用ＭＯ８ＦＥＴＱ、２とのオン抵抗の比によって
決するような比較的低い電圧が胱出し信号として供給式
ｎ１センスさｎる。
モリ素子が消去状態ゝ１”Ｋ＝江ていると、そのしきい
値電圧はワード線の選択レベルよりも低いため、そのメ
モリ素子はオン状態にさルる。すると、センスアンプ５
には、選択さｎたメモリ素子（ＦＡＭＯＳ ）とプリチ
ャージ用ＭＯ８ＦＥＴＱ、２とのオン抵抗の比によって
決するような比較的低い電圧が胱出し信号として供給式
ｎ１センスさｎる。
一方、選択さｆしたメモリ素子が書込み状態ゝ０“にさ
ルていると、そのしきい値電圧がワード線の選択レベル
よりも商いため、オフ状態に芒ｎる。
ルていると、そのしきい値電圧がワード線の選択レベル
よりも商いため、オフ状態に芒ｎる。
七のため′眠流経路がなくなり、テ・−夕線はプリチャ
ージ用ＭＯ８ＦＥＴＱ、、ｉ”こ工って、基準電圧工り
も高い′電位ｌで徐々に押し上げらｒＬ、この電圧がセ
ンスアンプ５に供給さ扛てセンスさｎる。
ージ用ＭＯ８ＦＥＴＱ、、ｉ”こ工って、基準電圧工り
も高い′電位ｌで徐々に押し上げらｒＬ、この電圧がセ
ンスアンプ５に供給さ扛てセンスさｎる。
以上説明したごとくこの笑施圀においてに、電流供給能
力の兵なる一対のプリチャージ用ＭＯ８ＦＥＴか、デー
タ線と電源電圧との間に設けらｎ、メモリ読出しに際し
ては、先ず′醒流供帽ｄ目力の大さなプリチャージ用Ｍ
Ｏ８ＦＥＴがオンさｎ１絖いて電流供給能力の小石なプ
リチャージ用ＭＯ８ＦＥＴがオンさｎる工うにさｎてい
る。そのため、データ線に初めに大きな電流が供給され
て基準電圧に近いレベル１で急速に充電さ几、七の彼、
弱い電流によって所足の読出し信号のレベル１で移行さ
れる。こｎによって、メモリ読出し時におけるデータ線
のオーバーシュートがなくなり、センスアンプによるデ
ータの誤読出しか防止８′ｎ、る。
力の兵なる一対のプリチャージ用ＭＯ８ＦＥＴか、デー
タ線と電源電圧との間に設けらｎ、メモリ読出しに際し
ては、先ず′醒流供帽ｄ目力の大さなプリチャージ用Ｍ
Ｏ８ＦＥＴがオンさｎ１絖いて電流供給能力の小石なプ
リチャージ用ＭＯ８ＦＥＴがオンさｎる工うにさｎてい
る。そのため、データ線に初めに大きな電流が供給され
て基準電圧に近いレベル１で急速に充電さ几、七の彼、
弱い電流によって所足の読出し信号のレベル１で移行さ
れる。こｎによって、メモリ読出し時におけるデータ線
のオーバーシュートがなくなり、センスアンプによるデ
ータの誤読出しか防止８′ｎ、る。
その結果、データ線のレベルが立ち上がり始めてから確
定芒ｎるｌでの時間が短くなり、続出し動作の＾連化が
「）症になると込う効果かめる。
定芒ｎるｌでの時間が短くなり、続出し動作の＾連化が
「）症になると込う効果かめる。
ｌた、この効果は、ゲート電位を時間とともに変化させ
、′亀流供給舵力會前配祝明と同＊にあつかう、１つの
プリチャージ用ＭＯ８ＦＥｉＴで構成することもｃＩＴ
能でめる。
、′亀流供給舵力會前配祝明と同＊にあつかう、１つの
プリチャージ用ＭＯ８ＦＥｉＴで構成することもｃＩＴ
能でめる。
第１図は本発明に係るデータ線駆動回路を過用したＥＦ
ＲＯＭ装置の一実施向を示す概略構成図、第２図はその
メイミングチャートでめる。 １・・・メモリアレイ、４・・・信号発生回路、Ｍ目。 Ｍｌｌ〜Ｍｍｎ ”メモリ素子（ＦＡＭＯＥＩ）、Ｄｌ
。 Ｄ２ 、〜ＤＱ−・・データ線、ｗ、、Ｗ２〜ｗｍ・ワ
ード、Ｑ 、Ｑ ・・・フ刊チャージ用トランジ
スタ、ｐｌ ｐ２ Ｑ、ｄ・・・テイスチャージ用トランジスタ。
ＲＯＭ装置の一実施向を示す概略構成図、第２図はその
メイミングチャートでめる。 １・・・メモリアレイ、４・・・信号発生回路、Ｍ目。 Ｍｌｌ〜Ｍｍｎ ”メモリ素子（ＦＡＭＯＥＩ）、Ｄｌ
。 Ｄ２ 、〜ＤＱ−・・データ線、ｗ、、Ｗ２〜ｗｍ・ワ
ード、Ｑ 、Ｑ ・・・フ刊チャージ用トランジ
スタ、ｐｌ ｐ２ Ｑ、ｄ・・・テイスチャージ用トランジスタ。
Claims (1)
- ｔ、複Ｉｖ個の不揮発性メモリ素子がマドＩＩンクス状
に配設さｎてなるメモリアレイを備えたＢＰＲＯＭ＠置
において、上記メモリアレイ内のデータ線と回路の″電
源電圧端子との間に設けら几たプリチャージ用トランジ
スタと、該トランジスタに対して外部信号の変化會検出
して適当な制御イぎ号を供給する信号発生回路と’ｌｒ
！ｃ、、上記制御信号によって上ｎｒ２プリチャージ用
トランジスタに初め強い電流が流されてデータ線が急速
に光電はｎ、その後弱い電流が流δルることによりデー
タ線が徐々に所定のレベル１で移行されるようにさｎて
なること’に％徴とするｆｆＰＲＯＭ装置におけるデー
タ線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177648A JPS5968896A (ja) | 1982-10-12 | 1982-10-12 | Ｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177648A JPS5968896A (ja) | 1982-10-12 | 1982-10-12 | Ｅｐｒｏｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968896A true JPS5968896A (ja) | 1984-04-18 |
| JPH0232718B2 JPH0232718B2 (ja) | 1990-07-23 |
Family
ID=16034662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177648A Granted JPS5968896A (ja) | 1982-10-12 | 1982-10-12 | Ｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968896A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292293A (ja) * | 1985-04-11 | 1986-12-23 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 高速ｃｍｏｓ電流センス増幅器 |
| JPH02285593A (ja) * | 1989-04-26 | 1990-11-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2011222090A (ja) * | 2010-04-09 | 2011-11-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH055015U (ja) * | 1991-07-08 | 1993-01-26 | 日本パフ株式会社 | 化粧用スポンジパフ |
-
1982
- 1982-10-12 JP JP57177648A patent/JPS5968896A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292293A (ja) * | 1985-04-11 | 1986-12-23 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 高速ｃｍｏｓ電流センス増幅器 |
| JPH02285593A (ja) * | 1989-04-26 | 1990-11-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2011222090A (ja) * | 2010-04-09 | 2011-11-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232718B2 (ja) | 1990-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100211482B1 (ko) | 감소 칩 영역을 가진 반도체 메모리 소자 | |
| KR950009877B1 (ko) | 복수의 셀블록으로 분할된 셀어레이를 구비한 반도체 기억장치 | |
| JP3373632B2 (ja) | 不揮発性半導体記憶装置 | |
| TWI715871B (zh) | 改良式快閃記憶體單元與相關解碼器 | |
| EP0426282B1 (en) | Programmable logic device | |
| US4996671A (en) | Semiconductor memory device | |
| US4933906A (en) | Non-volatile semiconductor memory device | |
| KR100423894B1 (ko) | 저전압 반도체 메모리 장치 | |
| US4926387A (en) | Memory timing circuit employing scaled-down models of bit lines using reduced number of memory cells | |
| JP2002251896A (ja) | プログラミング用のビットラインセットアップ及びディスチャージ回路を有する不揮発性メモリ装置及びそのプログラミング方法 | |
| JP2002197876A (ja) | 不揮発性記憶装置の書込み方法 | |
| US7436716B2 (en) | Nonvolatile memory | |
| JPH0565960B2 (ja) | ||
| JP2795074B2 (ja) | ダイナミックｒａｍ | |
| JPS63271798A (ja) | 消去可能なプログラマブル論理装置 | |
| JPS5968896A (ja) | Ｅｐｒｏｍ装置 | |
| US6466508B1 (en) | Semiconductor memory device having high-speed read function | |
| JP4012151B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2891552B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4163473B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3098498B2 (ja) | ブロックライト機能を有する半導体記憶装置とその書込み制御方法 | |
| JP3892790B2 (ja) | 半導体不揮発性メモリ | |
| KR930000817B1 (ko) | 불휘발성 반도체기억장치 | |
| JP2596144B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3248566B2 (ja) | ダイナミック型半導体記憶装置 |