JPS5969933A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5969933A JPS5969933A JP57180451A JP18045182A JPS5969933A JP S5969933 A JPS5969933 A JP S5969933A JP 57180451 A JP57180451 A JP 57180451A JP 18045182 A JP18045182 A JP 18045182A JP S5969933 A JPS5969933 A JP S5969933A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- layer
- wiring
- board
- corrosion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は配線および電極形成のための半導体基板上に設
けた金属層部にあけるエツチング処理工程を含む半導体
装置の製造工程に関する。
けた金属層部にあけるエツチング処理工程を含む半導体
装置の製造工程に関する。
フリップチップにおけるバンプ電、極の形成後フィール
ド部に残った金属をエツチングして除去したり、あるい
は多層配線上にＣＶＤ法で設けられたりんガラスなどの
ガラスをエツチングで除去したりする場合、バンプ電極
やＭ配線などの異常な腐食が発生する可能性がある。例
えばフリップチップ化したＩＣには第１図（ａ）に示す
ような分離層上にあるアース電極部、第１図（ｂ）に示
すようなエミッタ電極部が存在する。第１図（ａ）にお
いては。
ド部に残った金属をエツチングして除去したり、あるい
は多層配線上にＣＶＤ法で設けられたりんガラスなどの
ガラスをエツチングで除去したりする場合、バンプ電極
やＭ配線などの異常な腐食が発生する可能性がある。例
えばフリップチップ化したＩＣには第１図（ａ）に示す
ような分離層上にあるアース電極部、第１図（ｂ）に示
すようなエミッタ電極部が存在する。第１図（ａ）にお
いては。
Ｐ形シリコン基板１にＮ形エピタキシャル屑２の間・に
Ｐ形分離層３が存在し、その中にＰ形ペース層４が存在
する。一方第１図（ｂ）においてはＮ形エピタ、キシャ
ル層２の内部にＰ形層５．さらにその内部にＮ形層６が
設けられている。表面を覆う８１０２層７の窓部にはＡ
ｌ膜８が接触し、それを７ 囲んでパッシベーション膜丑が設けられる。バラ７ シベーション膜８の上を第一下地金属層９が覆い。
Ｐ形分離層３が存在し、その中にＰ形ペース層４が存在
する。一方第１図（ｂ）においてはＮ形エピタ、キシャ
ル層２の内部にＰ形層５．さらにその内部にＮ形層６が
設けられている。表面を覆う８１０２層７の窓部にはＡ
ｌ膜８が接触し、それを７ 囲んでパッシベーション膜丑が設けられる。バラ７ シベーション膜８の上を第一下地金属層９が覆い。
さらにその上にはＰ形層４および６の真上の位置に第二
下地金属層１０を介してはんだバンプ１１が形成されて
いる。第一下地金属層９はバンプ電極を電気めっきで形
成する場合、各電極部が等電位となり、バンプ高さが等
しくなるようにするためのものでバンプ電極形成までシ
リコン板１の全面に残しである。しかしその後、エツチ
ングによりバンプ電極１１の下層以外の第一下地金！′
ｆ４層９は除去する必要がある。その際バンプ電極１１
の下側の素子構造によってははんだバンプ１１とシリコ
ン板ｌの間に電池が形成され、はんだが腐食。
下地金属層１０を介してはんだバンプ１１が形成されて
いる。第一下地金属層９はバンプ電極を電気めっきで形
成する場合、各電極部が等電位となり、バンプ高さが等
しくなるようにするためのものでバンプ電極形成までシ
リコン板１の全面に残しである。しかしその後、エツチ
ングによりバンプ電極１１の下層以外の第一下地金！′
ｆ４層９は除去する必要がある。その際バンプ電極１１
の下側の素子構造によってははんだバンプ１１とシリコ
ン板ｌの間に電池が形成され、はんだが腐食。
溶出し、バンプ電極の高さに不揃いが生じたりする欠点
がある。すなわちエツチング時に第１図（ａ）の分離層
３の領域にはＰＮ接合がないためはんだを溶出させる電
流が流れるが、第１図（ｂ）のトランジスタ領域にはＰ
Ｎ接合が存在しはんだを溶出させる電流を阻止するので
、アース電極部のバンプ高さがエミッタ電極部のバンプ
高さより低くなる。
がある。すなわちエツチング時に第１図（ａ）の分離層
３の領域にはＰＮ接合がないためはんだを溶出させる電
流が流れるが、第１図（ｂ）のトランジスタ領域にはＰ
Ｎ接合が存在しはんだを溶出させる電流を阻止するので
、アース電極部のバンプ高さがエミッタ電極部のバンプ
高さより低くなる。
第２図は多層配線の断面構造を示し、Ｐ形シリコン基板
１の上のＮ形エピタキシャル層２はＰ形分離層３によっ
て分離され、その内部にＰ形層５゜Ｎ形層６が形成され
ている。上面を覆うＳ ｓ ０２ Ｎ７の上ｉこ蒸着さ
れたアルミニ”ム７ｉｊ １２１ｉ ５ｉ０２屑７の窓
部で分離層３．ベース層５．エミツタ層６に接触してい
る。その上をさらにＣＶＤ法によりりんガラス層１３が
被覆している。このガラス層１３に窓を明けてＭ配線１
２との接触孔１４をエツチングで形成する場合、ベース
層５、エミツタ層６上のＭ配線を溶出させる電流はＰＮ
接合により阻止され１Ｍ配線は腐食されないが１分離層
３の上のＭ配線あるいは図示しないがコレクタ層２に接
触するＭ配線を溶出させる電流は流れるのでこの部分の
Ｍ配線１２はエツチング液により腐食されるという欠点
がある。
１の上のＮ形エピタキシャル層２はＰ形分離層３によっ
て分離され、その内部にＰ形層５゜Ｎ形層６が形成され
ている。上面を覆うＳ ｓ ０２ Ｎ７の上ｉこ蒸着さ
れたアルミニ”ム７ｉｊ １２１ｉ ５ｉ０２屑７の窓
部で分離層３．ベース層５．エミツタ層６に接触してい
る。その上をさらにＣＶＤ法によりりんガラス層１３が
被覆している。このガラス層１３に窓を明けてＭ配線１
２との接触孔１４をエツチングで形成する場合、ベース
層５、エミツタ層６上のＭ配線を溶出させる電流はＰＮ
接合により阻止され１Ｍ配線は腐食されないが１分離層
３の上のＭ配線あるいは図示しないがコレクタ層２に接
触するＭ配線を溶出させる電流は流れるのでこの部分の
Ｍ配線１２はエツチング液により腐食されるという欠点
がある。
本発明は上述の欠点を除去して所望の領域のみのエツチ
ングを行い、望ましくない腐食が生じない半導体装置の
製造方法を提供することを目的とする。
ングを行い、望ましくない腐食が生じない半導体装置の
製造方法を提供することを目的とする。
この目的は半導体装置の製造方法において半導体板の一
つの表面上に設けられた金属層あるいは金属層上の別の
層の所定の領域をエツチングして除去する際に、その一
つの表面を除く半導体板のすべての面を耐エツチング性
を有する保護絶縁膜によって被覆することによって達成
される。
つの表面上に設けられた金属層あるいは金属層上の別の
層の所定の領域をエツチングして除去する際に、その一
つの表面を除く半導体板のすべての面を耐エツチング性
を有する保護絶縁膜によって被覆することによって達成
される。
すなわち、第３図によって説明すると、第１図あるいは
第２図に示すような構造を有するシリコン板２１のエツ
チング処理すべき主表面２２を除く裏面２３および側面
２４を、使用するエツチング液に耐える１例えばピッチ
あるいは耐食性有機材料からなる絶縁性保護膜２５によ
って覆う。これによりエツチングすべき金属層あるいは
エツチング液に触れる金属層とシリコン板の間に生ずる
電池作用が阻止されるため、シリコン板肉の素子構造に
無関係に配線および電極形成あるいは配線上のガラス層
の窓明けのためのエツチングが可能になる利点が得られ
る。なお、そのほかに半導体板の裏面のエツチングある
いは機械的損傷の防止にも役立つ。
第２図に示すような構造を有するシリコン板２１のエツ
チング処理すべき主表面２２を除く裏面２３および側面
２４を、使用するエツチング液に耐える１例えばピッチ
あるいは耐食性有機材料からなる絶縁性保護膜２５によ
って覆う。これによりエツチングすべき金属層あるいは
エツチング液に触れる金属層とシリコン板の間に生ずる
電池作用が阻止されるため、シリコン板肉の素子構造に
無関係に配線および電極形成あるいは配線上のガラス層
の窓明けのためのエツチングが可能になる利点が得られ
る。なお、そのほかに半導体板の裏面のエツチングある
いは機械的損傷の防止にも役立つ。
以上述べたように本発明は半導体板上に設けられる配線
および電極構造の形成のためのエツチング時の電池作用
を阻止するため、エツチングの対象でない面をすべて保
護膜で覆うもので、所期の配線および電極構造の形成の
ために極めて有効で、半導体装置の製造において得られ
る効果が大である。
および電極構造の形成のためのエツチング時の電池作用
を阻止するため、エツチングの対象でない面をすべて保
護膜で覆うもので、所期の配線および電極構造の形成の
ために極めて有効で、半導体装置の製造において得られ
る効果が大である。
第１図（ａ） 、 （ｂ）は本発明が適用される７リツ
プチツプのアース電極部およびエミッタ電極部の断面図
、第２図は同様に本発明が適用される多層配線構造の断
面図、第３図は本発明の一実施例を示す断面図である。 ２１・・・シリコン板、２５・・・絶縁性保護膜。 （ａ＞ ｔｂ） 才１閃 才２閃 才３閃 １３１−
プチツプのアース電極部およびエミッタ電極部の断面図
、第２図は同様に本発明が適用される多層配線構造の断
面図、第３図は本発明の一実施例を示す断面図である。 ２１・・・シリコン板、２５・・・絶縁性保護膜。 （ａ＞ ｔｂ） 才１閃 才２閃 才３閃 １３１−
Claims (1)
- １）半導体板の一つの表面上に設けられた金８４Ｍある
いは金属層上の別の層の所定の領域をエツチングして除
去する際に、前記の一つの表面を除く半導体板のすべて
の面を耐エツチング性を有する保護絶縁膜によって被覆
することを特徴さする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180451A JPS5969933A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180451A JPS5969933A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969933A true JPS5969933A (ja) | 1984-04-20 |
Family
ID=16083455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180451A Pending JPS5969933A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09506797A (ja) * | 1993-12-22 | 1997-07-08 | エイ． レディンハム，ブレイク | 交換可能なブリスルパックを有する塗装用刷毛 |
| US5874365A (en) * | 1993-11-04 | 1999-02-23 | Nippondenso Co., Ltd. | Semiconductor wafer etching method |
-
1982
- 1982-10-14 JP JP57180451A patent/JPS5969933A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874365A (en) * | 1993-11-04 | 1999-02-23 | Nippondenso Co., Ltd. | Semiconductor wafer etching method |
| US6251542B1 (en) | 1993-11-04 | 2001-06-26 | Nippondenso Co., Ltd. | Semiconductor wafer etching method |
| JPH09506797A (ja) * | 1993-12-22 | 1997-07-08 | エイ． レディンハム，ブレイク | 交換可能なブリスルパックを有する塗装用刷毛 |
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