JPS597251B2 - デ−タ列処理装置 - Google Patents
デ−タ列処理装置Info
- Publication number
- JPS597251B2 JPS597251B2 JP51024801A JP2480176A JPS597251B2 JP S597251 B2 JPS597251 B2 JP S597251B2 JP 51024801 A JP51024801 A JP 51024801A JP 2480176 A JP2480176 A JP 2480176A JP S597251 B2 JPS597251 B2 JP S597251B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- memory
- output
- data string
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はディジタルデータ列の位相変動を吸収するため
のバッファメモリ装置を使用し、信号の分岐挿入などの
処理を行なうデータ列処理装置に関するものである。
のバッファメモリ装置を使用し、信号の分岐挿入などの
処理を行なうデータ列処理装置に関するものである。
伝送路を通して送られてくるディジタル信号はその伝送
路の温度特性、伝送路に挿入された中継器の特性等によ
つて広い範囲の周波数成分を持つジッタと呼ばれる位相
変動を伴なつている。
路の温度特性、伝送路に挿入された中継器の特性等によ
つて広い範囲の周波数成分を持つジッタと呼ばれる位相
変動を伴なつている。
この位相変動を伴なつた受信信号では、信号の分岐、挿
入等の処理が困難なため、これを受信信号に同期したク
ロックパルスでメモリに書込み、その書込んだ信号を前
述のデータ処理を行なう局固有のクロックパルスで読出
すいわゆるバッファメモリと呼ばれふ装置を用いて前記
位相変動を吸収除去する方法が一般に用いられている。
この目的に供せられるメモリ装置において、書込みアド
レスと読出しアドレスが、メモリ回路の動作限界を越え
て接近した場合、読出したデータ列に符号誤クが発生す
る。これを避けるため前記両アドレスを作成しているア
ドレスカウンタのいずれか一方を任意ビットシフトする
ような匍脚を行なつたとき、従来のメモリ装置では出力
データ列の周期性が乱れ、この出力データ列を受信して
いる他の局においても符号誤わが発生するという欠点が
あつた。本発明は到来データ列に同期したクロックパル
スで動作する第１のカウンタの出力を書込みアドレスと
し、局固有のクロックパルスで動作する第２のカウンタ
の出力を読出しアドレスとする第１のメモリの他に、前
記第１のカウンタの出力を読出しアドレスとし、前記第
２のカウンタの出力を書込みアドレスとする第２のメモ
リを設け、上記第１のメモリオ・ら読出されたデータ列
に対し、分岐、挿入などの所要のデータ処理を行なつた
後の出力データ列を、この第２のメモリを通して他局に
送出することにより、従来のデータ列処理装置が持つ前
述のごとき欠点を除去し、第１のメモリにおいてアドレ
スカウンタのシフト制御を行なつた場合でも出力データ
列の周期性が維持され、それを受信している他の局では
符号誤りが生じないようにしたものがある。以下第１図
を参照して実施例について本発明を詳細に説明する。
入等の処理が困難なため、これを受信信号に同期したク
ロックパルスでメモリに書込み、その書込んだ信号を前
述のデータ処理を行なう局固有のクロックパルスで読出
すいわゆるバッファメモリと呼ばれふ装置を用いて前記
位相変動を吸収除去する方法が一般に用いられている。
この目的に供せられるメモリ装置において、書込みアド
レスと読出しアドレスが、メモリ回路の動作限界を越え
て接近した場合、読出したデータ列に符号誤クが発生す
る。これを避けるため前記両アドレスを作成しているア
ドレスカウンタのいずれか一方を任意ビットシフトする
ような匍脚を行なつたとき、従来のメモリ装置では出力
データ列の周期性が乱れ、この出力データ列を受信して
いる他の局においても符号誤わが発生するという欠点が
あつた。本発明は到来データ列に同期したクロックパル
スで動作する第１のカウンタの出力を書込みアドレスと
し、局固有のクロックパルスで動作する第２のカウンタ
の出力を読出しアドレスとする第１のメモリの他に、前
記第１のカウンタの出力を読出しアドレスとし、前記第
２のカウンタの出力を書込みアドレスとする第２のメモ
リを設け、上記第１のメモリオ・ら読出されたデータ列
に対し、分岐、挿入などの所要のデータ処理を行なつた
後の出力データ列を、この第２のメモリを通して他局に
送出することにより、従来のデータ列処理装置が持つ前
述のごとき欠点を除去し、第１のメモリにおいてアドレ
スカウンタのシフト制御を行なつた場合でも出力データ
列の周期性が維持され、それを受信している他の局では
符号誤りが生じないようにしたものがある。以下第１図
を参照して実施例について本発明を詳細に説明する。
第１図において入力端子１０には例えば第２図Ａに示す
ような入力データ列が加えられる。このデータ列Ａは８
ビツトを１フレームとしたデータ列で、フレームの区切
りを表わすフレーム同期符号部をＦ，，Ｆ２，Ｆ３，Ｆ
４で表わしている。このデータ列Ａは第１のメモリ佃０
のデータ入力端子２０に加えられる。入力データ列Ａは
分岐されクロツク発生部５０で入力データ列Ａに同期し
たクロツクが発生される。このクロツク発生部５０は通
常はタンク回路とこれに縦続接続され、正弦波から方形
波に波形を変換する波形変換回路とから構成され、その
出力は第１のアドレスカウンタ６０に供給される。一方
第２のアドレスカウンタ７０には局に設置された発振器
８０の出力がクロツクパルスとして加えられる。第１の
メモリ２００の書込みアドレス入力端子２２には第１の
アドレスカウンタ６０の出力が、例えば第２図Ｂに示す
ように与えられ時刻Ｔ，では第１のメモリ２００のアド
レス１２・′にはデータ列Ａ中のデータＦが、アドレス
６３Ｐ′にはデータ１１が、アドレス６４１にはデータ
２１が、・・・・・・書込まれた状態になつている。一
方第１のメモリ２００の読出しアドレス入力端子２３に
は第２のアドレスカウンタ７０の出力が例えば第２図Ｃ
のように与えられＦ１が書込まれた時にアドレス゛１゛
″が読出され、１１が書込まれた時にアドレス″２・′
からＦ１が読出され、２１が書込まれた時にアドレス３
夕′から１，が読出され、・・・・・・第１のメモリの
データ出力端子２１には第２図Ｅに示すごときデータ列
が出力されることになる。第１図に｝いて時刻Ｔ，の直
前で第１と第２のカウンタ６０，７０の内容が１クロツ
ク周期以内に接近するとデータを完全に書込んでしまわ
ない間にそのデータを読出すことになり符号誤りの原因
となる。よつてこのような場合には読出し書込みアドレ
ス時間差検出回路９に訃いて書込みアドレスに読出しア
ドレスが接近するのを検出し、その出力端子９０に第２
図Ｄに示すような制御出力を出し、第２のカウンタ７０
の内容をシフトさせ、第１と第２のカウンタ６０と７０
の内容が４アドレスの差を有するようにアドレスカウン
タをシフト制御して書込み読出しアドレスの接近に基ず
く第１のメモリ２００の出力側での符号誤りを避けてい
る。カウンタのシフト制御が時刻ｔ１で行なわれると、
第１のメモリ２００の出力は第２図Ｃに示すように読出
しアドレス７′夕から６５〃に戻るため、第２図Ｅに示
すごとく時刻ｔ１の前後で入力データ列Ａの中のデータ
３１，４，，５１が重複したデータ列として出力される
。データ処理部３００においては例えばフレーム同期検
出回路３０で第１のメモリ２００の読出しデータ列中の
Ｆｌ，Ｆ２，Ｆ３・・・・・・を検出し、これより所望
のビツトのみを分岐するためのゲートパルスを発生して
アンドゲート３１に加え、このゲート３１には第１のメ
モリ２００の読出しデータも加えられ、よつてその出力
端子３２から各フレーム中の特定のビツトのみが取出さ
れ、いわゆるデータ分岐が行なわれる。
ような入力データ列が加えられる。このデータ列Ａは８
ビツトを１フレームとしたデータ列で、フレームの区切
りを表わすフレーム同期符号部をＦ，，Ｆ２，Ｆ３，Ｆ
４で表わしている。このデータ列Ａは第１のメモリ佃０
のデータ入力端子２０に加えられる。入力データ列Ａは
分岐されクロツク発生部５０で入力データ列Ａに同期し
たクロツクが発生される。このクロツク発生部５０は通
常はタンク回路とこれに縦続接続され、正弦波から方形
波に波形を変換する波形変換回路とから構成され、その
出力は第１のアドレスカウンタ６０に供給される。一方
第２のアドレスカウンタ７０には局に設置された発振器
８０の出力がクロツクパルスとして加えられる。第１の
メモリ２００の書込みアドレス入力端子２２には第１の
アドレスカウンタ６０の出力が、例えば第２図Ｂに示す
ように与えられ時刻Ｔ，では第１のメモリ２００のアド
レス１２・′にはデータ列Ａ中のデータＦが、アドレス
６３Ｐ′にはデータ１１が、アドレス６４１にはデータ
２１が、・・・・・・書込まれた状態になつている。一
方第１のメモリ２００の読出しアドレス入力端子２３に
は第２のアドレスカウンタ７０の出力が例えば第２図Ｃ
のように与えられＦ１が書込まれた時にアドレス゛１゛
″が読出され、１１が書込まれた時にアドレス″２・′
からＦ１が読出され、２１が書込まれた時にアドレス３
夕′から１，が読出され、・・・・・・第１のメモリの
データ出力端子２１には第２図Ｅに示すごときデータ列
が出力されることになる。第１図に｝いて時刻Ｔ，の直
前で第１と第２のカウンタ６０，７０の内容が１クロツ
ク周期以内に接近するとデータを完全に書込んでしまわ
ない間にそのデータを読出すことになり符号誤りの原因
となる。よつてこのような場合には読出し書込みアドレ
ス時間差検出回路９に訃いて書込みアドレスに読出しア
ドレスが接近するのを検出し、その出力端子９０に第２
図Ｄに示すような制御出力を出し、第２のカウンタ７０
の内容をシフトさせ、第１と第２のカウンタ６０と７０
の内容が４アドレスの差を有するようにアドレスカウン
タをシフト制御して書込み読出しアドレスの接近に基ず
く第１のメモリ２００の出力側での符号誤りを避けてい
る。カウンタのシフト制御が時刻ｔ１で行なわれると、
第１のメモリ２００の出力は第２図Ｃに示すように読出
しアドレス７′夕から６５〃に戻るため、第２図Ｅに示
すごとく時刻ｔ１の前後で入力データ列Ａの中のデータ
３１，４，，５１が重複したデータ列として出力される
。データ処理部３００においては例えばフレーム同期検
出回路３０で第１のメモリ２００の読出しデータ列中の
Ｆｌ，Ｆ２，Ｆ３・・・・・・を検出し、これより所望
のビツトのみを分岐するためのゲートパルスを発生して
アンドゲート３１に加え、このゲート３１には第１のメ
モリ２００の読出しデータも加えられ、よつてその出力
端子３２から各フレーム中の特定のビツトのみが取出さ
れ、いわゆるデータ分岐が行なわれる。
このデータ分岐回路３００に前述の時刻Ｔ，の前後でデ
ータ３１，４１，５，が重複した第２図Ｅのようなデー
タ列が加えられたときデータ列ＥのＦ１とＦ２との間は
正常な８ビツトのフレームを構成していないので、時刻
ｔ１の直後にフレーム同期検出回路３０で同期はずれが
発生し、データ列ＥＯＦ２以降の正常なフレームに同期
復帰するまでの復帰過程においては分岐回路３００の出
力３２から正常なデータが得られないことになる。また
第１のメモリ２００の出力データ列Ｅをデータ処理部３
００に加えるとともに、それをそのまま他局に送出する
こともよくあるが、その場合はこのデータ列を受信して
データ処理を行なつている他局でも前述の同期はずれ訃
よびそれに起因する符号誤ジがすべて発生する。本発明
に卦いては従来のデータ列の装置のこのような欠点を除
去するため、第１図に示すように第２のメモリ４００を
設け、この第２のメモリ４００のデータ入力端子４０に
データ処理部３００で処理されたデータ列を加え、デー
タ出力端子４１に出力さＰる信号を他局への送出信号と
する。
ータ３１，４１，５，が重複した第２図Ｅのようなデー
タ列が加えられたときデータ列ＥのＦ１とＦ２との間は
正常な８ビツトのフレームを構成していないので、時刻
ｔ１の直後にフレーム同期検出回路３０で同期はずれが
発生し、データ列ＥＯＦ２以降の正常なフレームに同期
復帰するまでの復帰過程においては分岐回路３００の出
力３２から正常なデータが得られないことになる。また
第１のメモリ２００の出力データ列Ｅをデータ処理部３
００に加えるとともに、それをそのまま他局に送出する
こともよくあるが、その場合はこのデータ列を受信して
データ処理を行なつている他局でも前述の同期はずれ訃
よびそれに起因する符号誤ジがすべて発生する。本発明
に卦いては従来のデータ列の装置のこのような欠点を除
去するため、第１図に示すように第２のメモリ４００を
設け、この第２のメモリ４００のデータ入力端子４０に
データ処理部３００で処理されたデータ列を加え、デー
タ出力端子４１に出力さＰる信号を他局への送出信号と
する。
またこの第２のメモリ４００の書込みアドレス入力端子
４２には第２のアドレスカウンタ７０の出力と同期した
アドレス（第２図Ｆ）が、読出しアドレス入力端子４３
には第１のアドレスカウンタ６０の出力と同期したアド
レス（第２図Ｇ）がそれぞれ加えられる。第１図の実施
例に訃いては第１のメモリ２００の書込みアドレス入力
端子２２に加えられる信号２２０と第２のメモリ４００
の読出しアドレス入力端子４３に加えられる信号４３０
はまつたく同一のものとしたが、端子２２に加えられる
アドレスがＡ，のとき端子４３にはａ１なるオフセツト
を持つたＡ１＋ａ１なるアドレスが加わる形で本発明を
実施することもできる。同様に第１図の実施例において
は第１のメモリ２００の続出しアドレス入力端子２３に
加えられる信号２３０と第２のメモリ４００の書込みア
ドレス入力端子４２に加えられる信号４２０はまつたく
同一のものとしたが、端子２３に加えられるアドレスが
Ａ２のとき端子４２にはＡ２なるオフセツトを持つたＡ
２＋Ａ２なるアドレスが加わる形で本発明を実施するこ
ともできる。第１図の実施例で第２図に示す時刻ｔ１の
前後でデータ３１，４１，５，が重複している信号Ｅが
第２のメモリ４００に書込まれる際の書込みアドレス第
２図Ｆもアドレス０５９′６６〃゛７〃がｔ１の前後で
重複するので、第２図Ｅのデータ列の中のデータＦ２を
アドレス″２゛に書込んだ時点での第２のメモリ４００
の内容はアドレス１′２にデータ７１が、アドレス２Ｄ
にデータＦ２が、アドレス″３〃にデータ１２が、アド
レス０４９Ｐにデータ２２が、アドレス″５ｎにデータ
３２が、アドレス６６″にデータ４２が、アドレス１７
′クにデータ５２が、アドレス１８゛″にデータ６，が
それぞれ書込まれた状態になつて卦り、データ列Ｅの中
のデータ３１，４，，５，の重複が解消される。
４２には第２のアドレスカウンタ７０の出力と同期した
アドレス（第２図Ｆ）が、読出しアドレス入力端子４３
には第１のアドレスカウンタ６０の出力と同期したアド
レス（第２図Ｇ）がそれぞれ加えられる。第１図の実施
例に訃いては第１のメモリ２００の書込みアドレス入力
端子２２に加えられる信号２２０と第２のメモリ４００
の読出しアドレス入力端子４３に加えられる信号４３０
はまつたく同一のものとしたが、端子２２に加えられる
アドレスがＡ，のとき端子４３にはａ１なるオフセツト
を持つたＡ１＋ａ１なるアドレスが加わる形で本発明を
実施することもできる。同様に第１図の実施例において
は第１のメモリ２００の続出しアドレス入力端子２３に
加えられる信号２３０と第２のメモリ４００の書込みア
ドレス入力端子４２に加えられる信号４２０はまつたく
同一のものとしたが、端子２３に加えられるアドレスが
Ａ２のとき端子４２にはＡ２なるオフセツトを持つたＡ
２＋Ａ２なるアドレスが加わる形で本発明を実施するこ
ともできる。第１図の実施例で第２図に示す時刻ｔ１の
前後でデータ３１，４１，５，が重複している信号Ｅが
第２のメモリ４００に書込まれる際の書込みアドレス第
２図Ｆもアドレス０５９′６６〃゛７〃がｔ１の前後で
重複するので、第２図Ｅのデータ列の中のデータＦ２を
アドレス″２゛に書込んだ時点での第２のメモリ４００
の内容はアドレス１′２にデータ７１が、アドレス２Ｄ
にデータＦ２が、アドレス″３〃にデータ１２が、アド
レス０４９Ｐにデータ２２が、アドレス″５ｎにデータ
３２が、アドレス６６″にデータ４２が、アドレス１７
′クにデータ５２が、アドレス１８゛″にデータ６，が
それぞれ書込まれた状態になつて卦り、データ列Ｅの中
のデータ３１，４，，５，の重複が解消される。
これを第２図Ｇに示す続出しアドレスで読出せば第２の
メモリ４００の出力端子４１には第２図Ｈに示すごとき
フレームの周期性が維持されたデータ列が得られ、この
データ列Ｈを受信している他の局にふ・いては前述のよ
うなフレーム同期はずれ及びそれに起因する符号誤りが
生じない。以上説明したように本発明によれば、アドレ
スカウンタのシフト制御を行なつても出力データ列の周
期性が乱れないデータ列処理装置が得られ、その効用は
極めて大である。
メモリ４００の出力端子４１には第２図Ｈに示すごとき
フレームの周期性が維持されたデータ列が得られ、この
データ列Ｈを受信している他の局にふ・いては前述のよ
うなフレーム同期はずれ及びそれに起因する符号誤りが
生じない。以上説明したように本発明によれば、アドレ
スカウンタのシフト制御を行なつても出力データ列の周
期性が乱れないデータ列処理装置が得られ、その効用は
極めて大である。
第１図は本発明によるデータ列処理装置の実施例を示す
構成図、第２図は第１図の実施例の動作を説明寸るため
の動作波形図である。 ９・・・読出し書込みアドレス時間差検出回路、１０・
・・データ列入力端子、２０，２１・・・第１のメモリ
のデータ入力及びデータ出力端子、２２，２３・・・第
１のメモリの書込み及び読出しアドレス入力端子、４０
・・・第２のメモリのデータ入力端子、４１・・・デー
タ列出力端子、４２，４３・・・第２のメモリの書込み
及び読出しアドレス入力端子、５０・・・クロツク抽出
回路、６０・・・第１のアドレスカウンタ、７０・・・
第２のアドレスカウンタ、８０・・・局に設置された発
振器、９０・・・制御信号出力端子、２００・・・第１
のメモリ、３００・・・処理部、４００・・・第２メモ
リ。
構成図、第２図は第１図の実施例の動作を説明寸るため
の動作波形図である。 ９・・・読出し書込みアドレス時間差検出回路、１０・
・・データ列入力端子、２０，２１・・・第１のメモリ
のデータ入力及びデータ出力端子、２２，２３・・・第
１のメモリの書込み及び読出しアドレス入力端子、４０
・・・第２のメモリのデータ入力端子、４１・・・デー
タ列出力端子、４２，４３・・・第２のメモリの書込み
及び読出しアドレス入力端子、５０・・・クロツク抽出
回路、６０・・・第１のアドレスカウンタ、７０・・・
第２のアドレスカウンタ、８０・・・局に設置された発
振器、９０・・・制御信号出力端子、２００・・・第１
のメモリ、３００・・・処理部、４００・・・第２メモ
リ。
Claims (1)
- １ 到来データ列に同期したクロックで動作する第１ア
ドレスカウンタの出力を書込みアドレスとして前記到来
データ列を書込み、局固有のクロックで動作する第２の
アドレスカウンタの出力を読出しアドレスとして書込ま
れたデータを読出す第１メモリと、その読出されたデー
タを処理するデータ処理部と、前記第２アドレスカウン
タの出力と同期した書込みアドレスにて、前記データ処
理部で処理されたデータを書込み、前記第１アドレスカ
ウンタの出力と同期した読出しアドレスに書込まれたデ
ータを読出す第２メモリとを備えたことを特徴とするデ
ータ列処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51024801A JPS597251B2 (ja) | 1976-03-08 | 1976-03-08 | デ−タ列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51024801A JPS597251B2 (ja) | 1976-03-08 | 1976-03-08 | デ−タ列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52107705A JPS52107705A (en) | 1977-09-09 |
| JPS597251B2 true JPS597251B2 (ja) | 1984-02-17 |
Family
ID=12148288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51024801A Expired JPS597251B2 (ja) | 1976-03-08 | 1976-03-08 | デ−タ列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS597251B2 (ja) |
-
1976
- 1976-03-08 JP JP51024801A patent/JPS597251B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52107705A (en) | 1977-09-09 |
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