JPS6331244A - ル−プ伝送装置 - Google Patents
ル−プ伝送装置Info
- Publication number
- JPS6331244A JPS6331244A JP17368786A JP17368786A JPS6331244A JP S6331244 A JPS6331244 A JP S6331244A JP 17368786 A JP17368786 A JP 17368786A JP 17368786 A JP17368786 A JP 17368786A JP S6331244 A JPS6331244 A JP S6331244A
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- Japan
- Prior art keywords
- data
- loop
- transmission
- turned
- memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔虻業上の利用分野〕
本発明は複数の伝送局をループ状に接続して各伝送局間
でデータの伝送を行なうループ伝送方式における伝送装
置に係り、特にループの伝送遅延を吸収するバックアメ
モリに電源投入時に入る不定データをクリアするａ能を
設けたループ伝送装置に関するものである。
でデータの伝送を行なうループ伝送方式における伝送装
置に係り、特にループの伝送遅延を吸収するバックアメ
モリに電源投入時に入る不定データをクリアするａ能を
設けたループ伝送装置に関するものである。
従来のループ伝送装置では、伝送路中にマイクａ数回線
等の比較的ジッタや位相差が生じ易い伝送路が含まれて
いると、送受伝送情報間の位相差が極めて大きくなりバ
ッファメモリでは吸収しきれなくなってしまう。このよ
うな欠点を除くために特開昭５９−１６１９４９号公報
に記載のように、ループ形伝送路において生じる、送信
伝送情報間の位相差が大きくてもまた周波数偏差があっ
てもデータのループ遅延を吸収するために受信伝送情報
と送信伝送情報との間の位相差を吸収するメモリを設け
ると共に、このバッファメモリにおける受信伝送情報の
書込み位置と送信伝送情報の胱出し位置との差から受信
および送信各伝送情報間の位相差を求めて、この位相差
の大きさによって送信伝送情報のフレーム長を伸縮する
手段を設け、この手段によって受信および送信各伝送情
報間の位相差が所定の周波数偏差に相当する量になった
とき周波数偏差を零に近づけるべ（送信情報の非情報部
分のスロットを加減してフレーム長を可変し、これによ
り大きい位相差や周波数偏差を吸収する手段が用いられ
ているが、電源投入時に発生する不定データでメモリの
データが不定となり後段の伝送装置が誤動作するのを防
止する手段については配慮されていなかった。
等の比較的ジッタや位相差が生じ易い伝送路が含まれて
いると、送受伝送情報間の位相差が極めて大きくなりバ
ッファメモリでは吸収しきれなくなってしまう。このよ
うな欠点を除くために特開昭５９−１６１９４９号公報
に記載のように、ループ形伝送路において生じる、送信
伝送情報間の位相差が大きくてもまた周波数偏差があっ
てもデータのループ遅延を吸収するために受信伝送情報
と送信伝送情報との間の位相差を吸収するメモリを設け
ると共に、このバッファメモリにおける受信伝送情報の
書込み位置と送信伝送情報の胱出し位置との差から受信
および送信各伝送情報間の位相差を求めて、この位相差
の大きさによって送信伝送情報のフレーム長を伸縮する
手段を設け、この手段によって受信および送信各伝送情
報間の位相差が所定の周波数偏差に相当する量になった
とき周波数偏差を零に近づけるべ（送信情報の非情報部
分のスロットを加減してフレーム長を可変し、これによ
り大きい位相差や周波数偏差を吸収する手段が用いられ
ているが、電源投入時に発生する不定データでメモリの
データが不定となり後段の伝送装置が誤動作するのを防
止する手段については配慮されていなかった。
上記従来技術はループの伝送遅延を吸収するためのメモ
リのデータが電源投入時に不定となりこのデータをルー
プに送出するのを禁止する手段について配慮されておら
す、不定データを受信した後段の伝送装置が誤動作する
恐れがあるという問題があった。
リのデータが電源投入時に不定となりこのデータをルー
プに送出するのを禁止する手段について配慮されておら
す、不定データを受信した後段の伝送装置が誤動作する
恐れがあるという問題があった。
本発明の目的は、電源投入時にループに不定データが送
出するのを防ぎ、信頼性の高いループ伝送システムを提
供することにある。
出するのを防ぎ、信頼性の高いループ伝送システムを提
供することにある。
上記目的は、ループ遅延によるフレームの位相ずれを吸
収するためエラスチックメモリの出力に電源没後ある一
定の期間データをループ上に送出することを禁止し、か
つこの期間にループ上の伝送ＨＩＭから送られてきたデ
ータをエラスチックメモリに書込み不定データを一掃す
るゲートを設けることにより達成される。
収するためエラスチックメモリの出力に電源没後ある一
定の期間データをループ上に送出することを禁止し、か
つこの期間にループ上の伝送ＨＩＭから送られてきたデ
ータをエラスチックメモリに書込み不定データを一掃す
るゲートを設けることにより達成される。
電源投入後のエラスチックメモリのデータは不定となっ
ている。このため前記エラスチックメモリの出力にゲー
トを設は不定データがループに送出されるのを防ぐため
一定期間ゲートを閉じる。
ている。このため前記エラスチックメモリの出力にゲー
トを設は不定データがループに送出されるのを防ぐため
一定期間ゲートを閉じる。
これによって後段の伝送装置は不定データを受信するこ
とが無く誤動作をしない。またこの期間に他の伝送装置
からループを介して送られてきたデータを前記エラスチ
ックメモリに誉き込み、電源投入時の不定データを一掃
することができる。
とが無く誤動作をしない。またこの期間に他の伝送装置
からループを介して送られてきたデータを前記エラスチ
ックメモリに誉き込み、電源投入時の不定データを一掃
することができる。
以下、本発明の一実施例を第１図乃至第５図により説明
する。
する。
第１図は本発明が適用されるループ伝送システムの構成
図である。
図である。
図において、本システムは、複数のループ伝送装［１〜
４を伝送路９をもってループ状に接続し、このループ伝
送装置１〜４は１つの制御局１と複・ ５ ・ 数の従局２〜４とから構成されている。５〜８は端末イ
ンタフェース、２１〜２４は端末装置を示す。
４を伝送路９をもってループ状に接続し、このループ伝
送装置１〜４は１つの制御局１と複・ ５ ・ 数の従局２〜４とから構成されている。５〜８は端末イ
ンタフェース、２１〜２４は端末装置を示す。
制御局１は、データの受信が出来るようタイミングを再
生させるために、ループの伝送装置のうち唯一、フレー
ムパターンを発生する。
生させるために、ループの伝送装置のうち唯一、フレー
ムパターンを発生する。
各伝送ＨＷｊｔ１〜４（制御局も含む）の受信回路は、
フレームパターンの検出により受信用クロックを褥生し
、データの区切を知ることが出来、データの授受が行な
える機能を有している。
フレームパターンの検出により受信用クロックを褥生し
、データの区切を知ることが出来、データの授受が行な
える機能を有している。
紀２図は、前記ループ伝送装置の構成を示すブロック図
である。このループ伝送ｉｔｔは、エラスチックストア
メモ１ＪＩＤ、４末インタフエイス１１、タイミング回
路１２、フレームパターン発生回路１３、セレクタ１４
、ケート１５、発振回路１６、ファストインファストア
ウト（ＦＩＦＯ）メモリ１７、セレクタ１８、受信回路
１９、送信バッファ２ｏおよび前記受信回路１９を構成
する受信バッファ２５、タイミング再生回路２６とデー
タ端末２７とで構成されている。
である。このループ伝送ｉｔｔは、エラスチックストア
メモ１ＪＩＤ、４末インタフエイス１１、タイミング回
路１２、フレームパターン発生回路１３、セレクタ１４
、ケート１５、発振回路１６、ファストインファストア
ウト（ＦＩＦＯ）メモリ１７、セレクタ１８、受信回路
１９、送信バッファ２ｏおよび前記受信回路１９を構成
する受信バッファ２５、タイミング再生回路２６とデー
タ端末２７とで構成されている。
この発明のループ伝送装置は以上の如く構成さ、４ 。
れており、第５図に示すようにループ状の伝送路９から
入力された受信データＲＤは、受信回路１９を経て端末
インタフェース１１に送られる。受信回路１９では、受
信データＲＤから受信用りａツクＲＸＣを再生し、かつ
フレームパターンを検出しフレームの基準となるフレー
ム基準信号ＦＴＩＭを発生させる。
入力された受信データＲＤは、受信回路１９を経て端末
インタフェース１１に送られる。受信回路１９では、受
信データＲＤから受信用りａツクＲＸＣを再生し、かつ
フレームパターンを検出しフレームの基準となるフレー
ム基準信号ＦＴＩＭを発生させる。
端末インタフェース１１では、データの乗せ換えまたは
スルーを行ない、送信伝送データＴＸＤとしてエラステ
ィックストアメモリｃ以下ＥＳＭと略称する）１０と、
セレクタ１８とに送る。
スルーを行ない、送信伝送データＴＸＤとしてエラステ
ィックストアメモリｃ以下ＥＳＭと略称する）１０と、
セレクタ１８とに送る。
セレクタ１８は、制御局の場合と従局の場合とのデータ
の経路を選択するセレクタで、従局の場合は端末インタ
フェース１１からの送信伝送データＴＸＤを選び、制御
局の場合は、ループの遅延を吸収しフレームの位相を合
わせるＥＳＭ１０％ＥＳＭ１０の出力を禁止するための
ゲート１５、フレームの基準となるフレームパターンを
発生するフレームパターン発生回路１３、各部へのタイ
ミング信号を発生するタイミング回路１２、フレームパ
ターンＦＬ Ａｆ ｐとＥＳＡｆｌｏからのデータとを
タイミングにより選択するセレクタ１４、システムの基
準クロックを発生する発振回路１６、データのビット位
相合せを行なうファストインファストアウトＣ以下ＦＩ
ＦＯと略称する）メモ１月７とにより送出される自走の
りａツクに同期したデータをＭＤＤＥという信号により
選択し、ループデータ送信バッファ２０に送る。
の経路を選択するセレクタで、従局の場合は端末インタ
フェース１１からの送信伝送データＴＸＤを選び、制御
局の場合は、ループの遅延を吸収しフレームの位相を合
わせるＥＳＭ１０％ＥＳＭ１０の出力を禁止するための
ゲート１５、フレームの基準となるフレームパターンを
発生するフレームパターン発生回路１３、各部へのタイ
ミング信号を発生するタイミング回路１２、フレームパ
ターンＦＬ Ａｆ ｐとＥＳＡｆｌｏからのデータとを
タイミングにより選択するセレクタ１４、システムの基
準クロックを発生する発振回路１６、データのビット位
相合せを行なうファストインファストアウトＣ以下ＦＩ
ＦＯと略称する）メモ１月７とにより送出される自走の
りａツクに同期したデータをＭＤＤＥという信号により
選択し、ループデータ送信バッファ２０に送る。
次に制御局１でのフレームの位相合せを第３図により説
明する。
明する。
第３図は制御局１におけるフレーム送出と受信回路１９
でのフレーム受信タイミングを示す。
でのフレーム受信タイミングを示す。
図においてＦＬＭＳはフレームパターン発生回路１３が
フレームパターンを発生するための起動信号、ＦＬＭＳ
ＥＬはフレームパターンをループに送るためのセレクタ
１４０制御信号、ＳＤはループに送出される送信データ
、ＲＤはループを一巡し送信データＳＤからｔＤＬＹだ
け遅れて制御局１に戻ってきた受信データ、ＦＴＩＭは
その受信データ１１ Ｄ中に含まれるフレームパターン
を検出しデータ受信の際基準となるデータ受信基準をそ
れぞれ示す。
フレームパターンを発生するための起動信号、ＦＬＭＳ
ＥＬはフレームパターンをループに送るためのセレクタ
１４０制御信号、ＳＤはループに送出される送信データ
、ＲＤはループを一巡し送信データＳＤからｔＤＬＹだ
け遅れて制御局１に戻ってきた受信データ、ＦＴＩＭは
その受信データ１１ Ｄ中に含まれるフレームパターン
を検出しデータ受信の際基準となるデータ受信基準をそ
れぞれ示す。
フレーム位相合せは、ＥＳＭｌｏへの書き込みアドレス
と読み出しアドレスを操作することにより行なわれる。
と読み出しアドレスを操作することにより行なわれる。
すなわち、送出データＲＤをＥＳＭｌｏに曹き込む場合
にはフレームパターン検出基臨信号ＦＴＩＭにて書き込
みアドレスをプリセットしデータを書き込みアドレスを
更新していきこれを繰り返す。読み出す場合には送出デ
ータＲＤが再現出来るような読み出しアドレスをフレー
ムパターン発生起動信号Ｆ Ｌ Ｍ ５ Ｋてプリセッ
トし読み出しを繰り返す。
にはフレームパターン検出基臨信号ＦＴＩＭにて書き込
みアドレスをプリセットしデータを書き込みアドレスを
更新していきこれを繰り返す。読み出す場合には送出デ
ータＲＤが再現出来るような読み出しアドレスをフレー
ムパターン発生起動信号Ｆ Ｌ Ｍ ５ Ｋてプリセッ
トし読み出しを繰り返す。
以上によりループ９で遅延したデータが制御局１の自走
のタイミングに位相合せされ、伝送装置の各受信回路で
は同期が乱れることな（データを受信出来る。
のタイミングに位相合せされ、伝送装置の各受信回路で
は同期が乱れることな（データを受信出来る。
今、ＥＳＡｌｌｏの出力を禁止するためのゲート１５が
無い場合を考えると、電源投入時、ＥＳＭｌｏのデータ
は不定となっているため、偶然にもクレームパターンと
同じビットパターン列のデータが存、 ７ 。
無い場合を考えると、電源投入時、ＥＳＭｌｏのデータ
は不定となっているため、偶然にもクレームパターンと
同じビットパターン列のデータが存、 ７ 。
在しこのデータがループに送出されると、後段の伝送装
置の受信回路ではフレームパターンと誤検出してしまい
フレームの同期がはずれ正しい受信が不可能になる。
置の受信回路ではフレームパターンと誤検出してしまい
フレームの同期がはずれ正しい受信が不可能になる。
上記問題点を解決するために本発明はＩ！：Ｓ Ｊ／１
０の出力にゲート１５を設は電源投入後一定」υ」間は
＆埋積ゲート１５を電源投入と連動してＳ Ｅ ＡＩ
Ｂ信号をオフにして閉じてＥＳＡｆｌｏの出力がセレク
タ１４を介し【ループ９に送出しないようにする。
０の出力にゲート１５を設は電源投入後一定」υ」間は
＆埋積ゲート１５を電源投入と連動してＳ Ｅ ＡＩ
Ｂ信号をオフにして閉じてＥＳＡｆｌｏの出力がセレク
タ１４を介し【ループ９に送出しないようにする。
これにより、制御局１の前段の伝送装置ｆｉ１′４から
送られる受信データＲＤも不定データが勲（なりこのデ
ータをＥＳＭｌｏに曹ぎ込むことで専用のクリア回路を
設けることな（Ｅ Ｓ Ｍｌｏの不定データをクリアす
ることが出来る。
送られる受信データＲＤも不定データが勲（なりこのデ
ータをＥＳＭｌｏに曹ぎ込むことで専用のクリア回路を
設けることな（Ｅ Ｓ Ｍｌｏの不定データをクリアす
ることが出来る。
以上によりループ上の各伝送装置は誤動作することなく
データの授受を行なうことが可能となる。
データの授受を行なうことが可能となる。
本発明によれば電源投入時に発生するＥＳＨの不足デー
タによる伝送装〔直の誤動作が防止できるので、信頼性
の烏いループ伝送システムを構成す、 ８ 。
タによる伝送装〔直の誤動作が防止できるので、信頼性
の烏いループ伝送システムを構成す、 ８ 。
ることか出来る。
図はいずれも本発明の一実施例を示すもので、第１図は
ループ伝送システムの構成図、第２図は伝送装置のブロ
ック図、第３図は、フレーム位相合せを行なう際のタイ
ミング図である。 １・・・制御局 ２＊３９４・・・従局５．
６，７，８，１１・・・データ端末インタフェース９・
・・伝送路 １０・・・エラスティックストアメモリ１２・・・タイ
ミング回路 １３・・・フレームパターン発生回路 １１．１８・・・セレクタ １５・・・ケート１６
・・・発掘回路 １７・・・Ｆ ＩＦＯメモリ
１９・・・受信回路 ２〇−送信バッファ２１
、２２ 、２５ 、２４ 、２７・・・データメー末
２５・・・受信バッファ ２６・・・タイミング基生回路
ループ伝送システムの構成図、第２図は伝送装置のブロ
ック図、第３図は、フレーム位相合せを行なう際のタイ
ミング図である。 １・・・制御局 ２＊３９４・・・従局５．
６，７，８，１１・・・データ端末インタフェース９・
・・伝送路 １０・・・エラスティックストアメモリ１２・・・タイ
ミング回路 １３・・・フレームパターン発生回路 １１．１８・・・セレクタ １５・・・ケート１６
・・・発掘回路 １７・・・Ｆ ＩＦＯメモリ
１９・・・受信回路 ２〇−送信バッファ２１
、２２ 、２５ 、２４ 、２７・・・データメー末
２５・・・受信バッファ ２６・・・タイミング基生回路
Claims (1)
- １、ループ遅延によるフレームの位相ずれを吸収するた
めのエラスティックストアメモリの出力に、電源投入時
に発生する不定データがループに送出されるのを防ぐた
めに該メモリの出力を電源投入後一定時間閉じるゲート
を設け、メモリの不定データをクリアする機能を具備し
たことを特徴とするループ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17368786A JPS6331244A (ja) | 1986-07-25 | 1986-07-25 | ル−プ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17368786A JPS6331244A (ja) | 1986-07-25 | 1986-07-25 | ル−プ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331244A true JPS6331244A (ja) | 1988-02-09 |
Family
ID=15965242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17368786A Pending JPS6331244A (ja) | 1986-07-25 | 1986-07-25 | ル−プ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338895A (ja) * | 1993-05-28 | 1994-12-06 | Nec Corp | 自己救済リング・ネットワーク及びそのノード立ち上げ方式 |
-
1986
- 1986-07-25 JP JP17368786A patent/JPS6331244A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338895A (ja) * | 1993-05-28 | 1994-12-06 | Nec Corp | 自己救済リング・ネットワーク及びそのノード立ち上げ方式 |
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