JPS5972748A - 半導体装置 - Google Patents

半導体装置

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JPS5972748A
JPS5972748A JP57183830A JP18383082A JPS5972748A JP S5972748 A JPS5972748 A JP S5972748A JP 57183830 A JP57183830 A JP 57183830A JP 18383082 A JP18383082 A JP 18383082A JP S5972748 A JPS5972748 A JP S5972748A
Authority
JP
Japan
Prior art keywords
conductive
semiconductor device
cover
affected
semiconductor
Prior art date
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Pending
Application number
JP57183830A
Other languages
English (en)
Inventor
Kazuya Satake
佐竹　和也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
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Filing date
Publication date
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Publication of JPS5972748A publication Critical patent/JPS5972748A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に係シ、特にＭＯＳ（ｍｅｔａｌｏ
ｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）形のＩＣ（集
積回路）の保護構造に関する。
従来のＭＯＳ形のＩＣでは、外部摩擦等によってそ−ル
ドパッケージ表面が帯電した場合、ゲート保護のトラン
ジスタが働きにくいという現象がある。例えば、第１図
に示すように、Ｎｃｈａｎｎｅ　１０ＭＯ８形ＩＣのモ
ールドパッケージ表面３がプラスに帯電した場合、半導
体プレットに形成された保護トランジスタのゲートＧは
マイナスに誘起され、ソースＳとドレインＤ間のチャン
ネル表面５にはプラス電荷が誘起される。この為、保護
トランジスタのしきい値電圧（ＶＴ）は高くなシ、ＯＮ
（導通）しにくい状態となる。したがって、過電圧がか
かっても、保護回路は働かず、このため入出力トランジ
スタ（図示せず）のゲートへの直接負担がかかシ、入出
力端子が破壊されてしまうことがある。このように、Ｎ
ｃｈａｎｎｅｌ形ではモールドパッケージ表面３がプラ
スに帯電した時、Ｐｃｈａｎｎｅｌ形ではモールドパッ
ケージ表面３がマイナスに帯電した時、いずれも静電気
等の過電圧に対して極めて弱い状態となってしまう（〔
表〕参照）。
〔表〕
本発明の目的は、以上のような問題を改善し、外部電界
および雑音が半導体ペレットに影響をおよぼさないよう
にした半導体装置を提供することにある。
本発明は、半導体ペレットの主面上に導電性の保護カバ
ーを設けたことを特徴とする半導体装置にある。
次に図面を参照して本発明の詳細な説明する。
第２図は本発明の実施例の半導体装置を示した断面図で
ある。本実施例に示すように、半導体ペレット２が導電
体カバー１で覆われている為、たとえモールドパッケー
ジ表面が帯電しても電界の影響はまったく受けないこと
になる。特に、導電体カバー１をリード４のＧＮＤ（接
地）ビンと接合されれば、導電体カバー１に誘起された
電荷が接地へ逃げる為さらに好ましい状態となる０本構
造は、ＩＣの外部雑音に対しても有効な手段と々る０ 以上のように、本発明によれば、外部電界や外部雑音に
影響されることない極めて信頼性の高い半導体装置が得
られる。
【図面の簡単な説明】
第１図は従来の半導体装置の断面図、第２図は本発明の
実施例の半導体装置を示す断面図である。 面図において、 １・・・・・・導電性カバー、２・・・・・・半導体ベ
レット、３・・・・・・モールドパッケージ表面、４・
・・・・・リード、５・・・・・・チャンネル、Ｓ・・
・・・・ソース、Ｇ・・・・・・ゲート、Ｄ・・・・・
・ドレイン〇

Claims (1)

    【特許請求の範囲】
  1. 半導体ペレットの主面上に導電性の保設カックーを設け
    たことを特徴とする半導体装置。
JP57183830A 1982-10-20 1982-10-20 半導体装置 Pending JPS5972748A (ja)

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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62183545A (ja) * 1986-02-07 1987-08-11 Rohm Co Ltd 電子部品
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