JPS5972811A - 半導体増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は、第１および第２の演算増幅器を備えていて、
両演算増幅器の負帰還は純抵抗性負帰還であって、この
場合に各演算増幅器の出力端はそれぞれ２つの抵抗の直
列接続からなる分圧器を介して基準電位（アース）に接
続されていて、しかも各分圧器の分圧点と当該演算増幅
器の反転入力端との接続が行なわれていて、この場合に
一方の演算増幅器の反転入力端と当該分圧器の分圧点と
の接続は別の抵抗を介して行なわれていて、両演算増幅
器の非反転入力端は増幅回路信号入力端子と置かれてい
ると共に供給抵抗を介して供給電位の作用を受けるよう
になっている半導体増幅回路に関する。 この種の公矧の回路が第１図に示されている。 これは互いに構造上等しい２つの演算増幅器Ｖ　■。 およびＶＲを有し、これらの非反転入力端は普通どおり
に“＋１記号にて示され、また反転入力端はｌ　　Ｉ記
号にて示されている。第１の演算増幅器ＶＬの出力端Ｃ
は２つの抵抗Ｒ１，Ｒｆｌの直列回路を介してこの演算
増幅器ＶＬの反転入力端に接続されている。さらに両抵
抗Ｒ１，ＲｒＩ間において与えられる分圧点が、抵抗Ｒ
１と共に」二記の定義にしたがう分圧器をなす抵抗Ｒ２
を介して基準電位−ｖｓに接続されている。かかる構成
の負帰還回路網はブリッジ増幅器にとって欠かせない増
幅器ＶＬの反転動作を可能にする。このために端子すお
よび抵抗Ｒ７を介して演算増幅器ＶＬの反転入力端が制
御される。 同じようにして他方の演算増幅器ＶＲにおいても出力端
が２つの抵抗Ｒ１’、Ｒ２’の直列接続を介して同様に
基準電位＝Ｖｓに接続されている。 増幅器ＶＦｔの反転入力端との間の直接の接続によって
帰還が行なわれている。したがって、帰還回路が演算増
幅器ＶＲの場合には演算増幅器ＶＬの場合よりも簡単で
ある。 両演算増幅器ＶＬ、ＶＲの非反転入力端は、例えばそれ
ぞれコンデンサｃ、ｃ’を介して、増幅回路信号入力端
子Ａ、Ａ’に接続されている。さらに、両信号入力端子
Ａ、Ａ’はそれぞれ供給抵抗Ｒ５゜Ｒ５’を介して派生
的な供給電位ＵＰによる作用を受けるべく共通の端子に
接続されている。演算増幅器ＶＬの出力は端子Ｃを介し
て負荷要素ＲＬに作用し、演算増幅器ＶＲの出力は・端
子ｄを介して負荷要素ＲＬ’に作用する。両負荷要素は
、例えば増幅回路がステレオ増幅器として駆動されると
きのように相違していてもよい。しかし、これらは例え
ばスピーカによって与えられる唯一の負荷要素であって
もよい。この場合側演算回路出力端子ｃ、　　ｄは共通
な負荷要素のそれぞれ１つの端子にしたがって、ここで
普通に純抵抗性負帰還を有するステレオ・ブリッジ増幅
器を構成するには、第１図かられかるように、一連の外
部抵抗および別の構成要素を使用することになる。しか
しながら、一般にｌｒｉさらに付加的にオフセント調整
が必要であるために、第１図に示されている両演算増幅
器の組合せの集積化は実用上行なうことができない。 本発明の目的（は、冒頭に定義した半導体増幅回路にお
いて、両演算増幅器Ｖ’ＬおよびＶＲの負帰還回路全体
を両演算増幅器と共にモノリシックにまとめ得るように
することにある。 この目的は、本発明によれば、冒頭に定義１７た半導体
増幅回路において、両演算増幅器の非反転入力端の供給
電位への接続はこの供給電位と基準電位との間にある共
通の分圧器を介して、これの分圧点が各演算増幅器に付
属し当該演算増幅器の非反転入力端にそれぞれ接続され
ている２つの供のもとにこれらの供給抵抗に接続される
ことによって行なわれていて、さらに両演算増幅器では
反転入力端と該当せる演算増幅器の出力端を基準電位に
接続する分圧器の分圧点との接続はそれぞれ抵抗によっ
て行なわれていて、これらの抵抗は該当伊る演算増幅器
の非反転入力端に接続されている供給抵抗の抵抗値と共
通の中間抵抗の抵抗値の２陪との和に等しい抵抗値を有
するように選定されていることによって達成される。 第２図（Ｃは本発明にしたがった半導体回路が示され、
第３図には互いに等しいことが好ましい両演算増幅器の
好適な実施例が示されている。第４図および第５図は本
発明ｉｃ　したがった集積増幅回路（Ｃついての主な適
用例を示す。 第２図に示されている本発明による半導体増幅回路の構
成によれば、両演算増幅器ＶＴ、、ＶＲのそれぞれの非
反転入力端が、それぞれ供給抵抗Ｒ５、Ｒ５’を介して
、電位ＵＰを導く共通接続点に接続されて論る。電位Ｕ
　ｐを導くこの接続点は一方では中間抵抗Ｒ８を介して
分圧器Ｒ４，Ｒ３の分圧点に接続されている。この分圧
器は一端を基準電位−ＶｓＫｉかれ、他端を供給電位十
ｖＢに置かれている。電位ＵＰを有する前記接続点は他
方ではコンデンサＫを介して基準電位−ｙｓＫ？してい
る。そ１−て、両演算増幅器のうちの一方（この例では
、演算増１１＠器ＶＬ）の反転入力端が抵抗Ｒ７を介し
て信号入力端すに接続されている。 とぐに、両演算増幅器ＶＴ、、ＶＲの出力端と基準電位
−Ｖｓとの間にある両分圧器における分圧比が互いに等
しい場合、すなわちＲ１：Ｒ２＝Ｒ］’：Ｒ２′である
場合、ＶＬの反転入力端と信号入力端子すとの間にある
入力抵抗Ｒ７が負帰還抵抗Ｒ６と等しく選定されるなら
ば、同じ増幅度となるため好ましい。 第２図に示されている本発明による回路を見れば次のこ
とがわかる。演算増幅器ＶＬにおけるＲ１゜Ｒ２および
演算増幅器Ｖｌ’（の抵抗Ｒ１，’、　　Ｒ２’は見　
　Ａ。 てのとおり負帰還分圧器を構成している。両供給抵抗Ｒ
５＋　　Ｒ５’間の接続点（Ｃおける電圧ＵＰは分圧器
Ｒ３，Ｒ４と中間抵抗Ｒ８によって生ぜしめられる。一
般に両演算増幅器ＶＲ，ＶＬは、既に述べたとおり構造
−」−も回路定数も互いに等しい。 このことはあらゆる場合に、両演算増幅器のオフセット
電圧をできる限り小さくしようとするとき好都合である
。さらに両演算増幅器の同相範囲は基準電位゛まで、す
なわち−Ｖｓまで達しなければならない。 信号入力端子Ａまたは信号入力端子Ａ′に電圧ｖ　１　
”　０があるときには、両演算増幅器ＶＬ、ＶＲのそれ
ぞれの出力端では非常に僅かのオフセット電圧のおかげ
で（基準電位−Ｖｓに対する）出力電圧■ａがｖ　Ｂ　
＝　０なる関係を満足する。 さらに実用上においては演算増幅器ＶＴＪ、ＶＲを互い
に等しくしたならば、既に述べたとおり両分圧器Ｒ１，
Ｒ２およびＲ１’、Ｒ２’も互いに等しくする。 両演算増幅器のＶｕに比べて大きい無負荷増幅度に対し
て当てはまる Ｖｕ＝ｌ　＋Ｒ］、　／Ｒ２ なる関係により与えられるシステム増幅度、すなわちそ
れぞれの演算増幅器の負帰還を含めた増幅度により１両
供給抵抗Ｒ５，Ｒ５’間の接続点における電位ＵＰにつ
いて、 Ｕｌ）＝ＶＳ−Ｒ２／（Ｒ］＋Ｒ２） なる関係が得られる。 ここで、Ｒ］、＝１１に選べば、抵抗Ｒ２およびＲ４に
ついて Ｒ２＝Ｒ］／（Ｖｕ−１） および Ｒ４＝Ｒ１・Ｒ２／（２Ｒ１＋Ｒ２） なる値が決まる。但し、 Ｖｕ＝］　十Ｒ１／Ｒ２ である。供給抵抗Ｒ５，Ｒ５’は端子Ａ、Δ′に対して
、本回路の交流電圧入力抵抗となる。Ｒｆｉ、Ｒ６’に
よって、供給抵抗Ｒ５，Ｒ５’における電圧降下−並び
に中間抵抗Ｒ８における電圧降下が補償される。両演算
増幅器の入力電流は互い１

【等しいために、 Ｒ６＝　Ｒ５＋２　Ｒ８ もしくは Ｒ６’　＝Ｒ５’　＋２　Ｒ８ が当てはまる。 コンデンサには供給抵抗Ｒ５，Ｒ５’間の接続点を基準
電位−ｖｓに接続する。これは、第２図かられかる前記
接続点の接続によシ生じる電圧Ｕｐを平滑しようとする
ものである。さらにコンデンサには主として投入特性を
決定する。 本発明による増幅回路のモノリシック集積化を実現する
場合、両演算増幅器ＶＬ、ＶＲと第２図から認め得る抵
抗全体とが共通の１つのチップ上に集積される。コンデ
ンサｃ、ｃ’およびＫだけが外部にある。集積は負帰還
抵抗Ｒ６およびＲ６’に対する本発明により提案された
選定に基いてはじめて可能である。 もちろんこの場合にさらにＲ６，ＲＥＶの選定に関する
上記条件が、とりわけそれぞれ対応ぜる増幅器ＶＬ、Ｖ
Ｒのオフセット電圧を抑制する目的を有することを考膚
すべきである。しかしながら、他方では負帰還抵抗Ｒ６
，Ｒ６’はそれらの抵抗値の増大にともなって耐ノイズ
・特性および・・ム抑制（て悪影響を及ぼすので、本発
明の実施態様にしたがって、両演算増幅器ＶＬ、ＶＲに
おける入力抵抗の働きに作用する供給抵抗Ｒ５，Ｒ５’
は、耐ノイズ特性および−・ム抑割に対する負帰還抵抗
Ｒ６゜Ｒ６’の影響が目立たなくなるように調整される
。 このために、両供給抵抗Ｒ５，Ｒ５’の各抵抗値は１０
〜３０にΩの範囲、とりわけ２０にΩとなるように調整
される。オフセットのない演算増幅器の使用によって３
０ｄＢの増幅度の場合にオフセット調整は必要でない。 というのは増幅器のオフセット電圧はＶ　ｕ　＝　１　
＋　Ｒｌ、　／　Ｒ２なる増幅度をもって出力端に現わ
れる（すなわちともに増幅さ本発明による増幅回路は一
方ではブリッジ増幅回路として、他方ではステレオ増幅
回路として駆動される。前者の例が第４図に、後者の例
が第５図に示されていて、いずれの場合にも第２図に示
された増幅回路に基いている。 第２図に示された回路をブリッジ回路（でて駆動したい
ときには、入力端子Ａもしくはａを基準電位−Ｖｓ（ア
ース）に置き、画壇幅器のうち抵抗Ｒ７を介して信号入
力端子すに接続されているほうの増幅器、すなわちＶＬ
の反転入力端をコンデンサを介して入力信号Ｕ１の作用
する増幅回路入力端子に接続する。同時に他方の演算増
幅器、すなわち増幅器ＶＲの非反転入力端を同様にコン
デンサを介して増幅回路の上記入力端子（Ｕ工）に接続
する。後者のコンデンサは第２図におけるコンデンサＣ
′である。そ九から、抵抗Ｒ６およびＲ７により、Ｒ８
＝Ｒ７であるから、反転増幅器の負帰還に電位計負帰還
が重畳される。この場合、相得られる。 第２図に設けられている抵抗の選定に関しては、次の（
都合よく集積可能な）値が特に好１１〜い。 Ｒ１＝Ｒ１’−Ｒ３＝１５．３にΩ：　Ｒ２＝Ｒ２’＝
５（１０Ω；Ｒ６＝Ｒ６’二Ｆｔ７＝２２にΩ；　　Ｒ
５＝Ｒ５’＝：２（＋’にΩ：Ｒ４＝２４６Ω；　　　
　　　　Ｒ８＝１にΩ両槽幅器ＶＬ、ＶＲの増幅率は（
１＋Ｒ１／Ｒ２）’ｌ；３０ｄＢに設定されている。し
たがって、通常の集積規則、例えば熱的および電気的結
合の阻市を考慮する場合に、両槽幅器ＶＬ、ＶＲと共に
上述の抵抗群をモノリシックにまとめるのに困昨はない
。 これに対してフィルタとして役立つコンデンサには外部
にあって、１．００７１Ｆの容“計を有する。 これ・は、第４図および第５図に示されているように、
ブリッジ回路としての駆動の場合にもステレオ増幅器と
しての駆動の場合にも使用される。これのフィルタ作用
は抵抗Ｒ８（すなわち中間抵抗）によって決定的に高め
られる。 両１宣算増幅器のためのモノリシック集積化できる回路
が第３図に示されている。これはｎｎｐ）ランジスタ、
ｎｐｎ）ランジスタ、抵抗、ダイオードを使用している
。 かかる増幅器の非反転入力端】はｐｎｐトランジスタｔ
４のベースを制御する。このトランジスタｔ４はコレク
タを基準電位−Ｖｓに、エミッタをダイオードｄ２のカ
ソードに接続されている。 トランジスタｔ４のエミッタはこのダイオード６．２ヲ
介して別のｐｎｐ）ランジスタｔ３のベースに接続され
ている。反転入力端２も非反転入力端１と同様に接続さ
れている。すなわち、反転入力端２は第３のｌ）　ｎ　
Ｉ）　ｌ’ランジスタｔ１のベースを形成し、このトラ
ンジスタｔ１のコレクタは同様に基準電位−Ｖｓに接続
され、そしてこのトランジスタ１：１のエミッタはダイ
オードｄ、　］のカソードに接続されていてこのダイオ
ードｄ１を介して第４のｐｎｐ）ランジスタｔ２のベー
スに接続されている。第２のｐｎｐトランジスタｔ３の
エミッタは２つの等しい抵抗ｒ２．ｒｌの直列住１路を
介して第４のｐｎｐ）ランジスタｔ２のエミッタに接続
されている。さらに面抵抗ｒ１．ｒ２間の接続点は定電
流回路ｊ１を介して供給電圧源の正端子）ＶＳに接続さ
れる。この供給電圧源の負の端子が基準電位−ｖＢを供
給する。 第２のｐｎｐ）ランジスタｔ３のコレクタは第１のｎｐ
ｎ）ランジスタｔ６のコレクタに接続すれている。この
ｎｐｎ）ランジスタｔ６のエミッタは、基準電位−Ｖｓ
に接続され、ベースは第、１ニア）ｐｎｐ）ランジスタ
ｔ２のコレクタと別のｎｐｎトランジスタｔ５のベース
およびコレクタとに接続されている。このｎｐｎトラン
ジスタｔ５のエミッタは直接に基準電位−Ｖｓに置かれ
ている。 基準電位〜ｖＢにはさらにｐｎｐ）ランジスタｔ１のコ
レクタおよびｐｎｐトランジスタｔ４のコレクタが既に
述べた如く接続されている。 第２のｐｎｐトランジスタｔ３のコレクタも第れ１つの
別のｐｎｐ　トランジスタｔ７．ｔ８のベースを制御す
る。第４のｐｎｐ）ランジスタｔ２によって制御される
ｐｎｐ）ランジスタｔ７は、エミッタを定電流回路１２
を介して供給電位十■Ｓに接続されており、コレクタを
基準電位−ＶＳに接続されている２、第２のｐｎｐトラ
ンジスタｔ３によって制御されるｐｎｐ）ランジスタｔ
８ｄ。 エミッタを別の定電流回路ｉ３を介して供給電位＋ｖＢ
に接続されており、コレクタを同様に基準電位−Ｖｓに
接続されて論る。しかし、トランジスタｔ７とは異なっ
て、ｐｎｐ）ランジスタｔ８のエミッタは第３のｎｐｎ
）ランジスタｔ９ｖペースに接続されている。このトラ
ンジスタｔ９のエミッタ・コレクタ区間は２つの同方向
に極性うけられたダイオードｄ３．６．４と第１のｎｐ
ｎ　トランジスタｔｌＯのベース・コレクタダイオード
との直列回路を橋絡している。このために第：（のｎｐ
ｎトランジスタｔ９のコレクタは一方では第枕され、他
方ではダイオードｄ３のアノードに接続されている。こ
のダイオードｄ３のカソードはダイオードｄ／Ｉのアノ
ードに接続されていて、このダイオードｄ４のカソード
は第４のｎｐｎ）ランジスタｔｌＯのコレクタに接続さ
れている。第４のｎｐｎ）ランジスタｔ　１．０のベー
スは第３のｎｐｎ）ランジスタｔ９の工εツタ、に接続
されている。第４のｎｐｎ）ランジスタｔ　］、　０の
エミッタは基準電位−■８に接続され、これに対して第
１のｎｐｎ）ランジスタｔ　１．０のコレクタは既に述
べた接続のほかにさらに第７のｐｎｐ　トランジスタｔ
１５のベースとの直接の接続を有する。さらに、第３の
ｎｐｎ　トランジスタｔ９のコレクタは第５のｎｐｎ）
ランジスタｔ１３のベースに接続されている。 最後に述べたｎｐｎ）ランジスタｔｔ３ｉｊ第６のｎｐ
ｎ）ランジスタｔ１４と共にエミッタ結合差動増幅器を
構成しており、これの両エミッタは第５の定電流回路１
５を介して基準電位−Ｖｓに導かれている。第５のｎｐ
ｎ）ランジスタｔ　］、　３のコレクタは第８のＩ）ｎ
Ｉ））ランジスタｔｌｌのベースとコレクタとに接続さ
れている。第８のｒ’ｎｐ）ランジスタｔｌｌのエミッ
タは供給電位＋Ｖｓに接続され、さらにベースおよびコ
レクタはなおも第９のｐｎｐトランジスタｔ１２のベー
スに接続されている。このｐｎｐ）ランジスタノエミツ
タは直接に供給電位子ｖｓに接続され、そしてコレクタ
は第６のｎｐｎトランジスタｔ１４のコレクタおよびベ
ースに接続されている。 別の２つのｎｐｎトランジスタｔｌｆｌおよびｔ、１７
ハソレらのエミッタ・コレクタ区間によって直接接続さ
れている。この場合に第７のｎｐｎ　トランジスタｔｌ
Ｂのコレクタは供給電位子ｖｓにあり、これのエミッタ
は学位増幅器の出力端子３につながっている。一方、第
８のｎｐｎ　）ランジスタｔ１７のＴ−ミッタは直接に
基準電位−ｖＢの接続端子に接続されているのに対して
、それのコレクタは単位増幅器の信号出力端子３につな
がっている。 第８のｎｐｎ）ランジスタｔ　１−７のベースは、抵抗
ｒ５により基準電位−Ｖｓに接続されており、さらに第
７のｐｎｐ）ランジスタｔ１５のコレクタに接続されて
いる。これに対して、第７のｌ〕ｐｎトランジスタｔ　
１．６のベースは抵抗ｒ４を介して単位増幅器の信号出
力端子３と第７のｐｎｐ）ランジスタｔ　１．５のエミ
ッタに接続されている。さらに第７のｎｐｎトランジス
タｔ１６のベースは第６のｎｐｎ　）ランジスタｔ１４
のコレクタおよびベースに接続されている。単位増幅器
の信号出力端子３は抵抗ｒ３を介して第５のｎｐｎ）ラ
ンジスタｔ　１．３もしくは第７のｎｐｎ　トランジス
タｔ１４のエミッタに接続されている。ｐｎｐトランジ
スタｔ７はｐｎｐトランジスタｔ８のベース電流を補償
する役目を有する。 第３図に示された両演算増幅器ＶＬ、ＶＲのための好適
な実施例は次の主な利点をもたらす。 ａ）ダイオードｄ１およびｄ２により入力端子］ｈ）オ
フセット低減が次の措置によって達成される。 （１）トランジスタｔ５およびｔ６のベース電流をｔ５
およびｔ６のエミツタ面積比を介して典型的な電流増幅
度に対して補償する。 （２）ｔ８のベース電流は、既に述べたように、七８と
同じコレクタ電流を導く同じｐｎｐトランジスタｔ７の
ベース電流によって補償する。すなわち、１２−１３が
成り立たなければならない。 第４図には第２図に対応して構成された集積回路のブリ
ッジ増幅器としての応用例を示す。例えばスピーカであ
る駆動すべき負荷要素ＲＴ、は一方の信号入力端子によ
って第２図による回路の接続端７−Ｃに、他方の信号入
力端子によって接続端子ｄに接続されている。さらにこ
の回路の接続端子ａおよびａ′は、それぞれ１００μＦ
の静電容量を有するコンデンサを介して、増幅すべき倍
号Ｕ□、ｆしてｌＡる。（ピンａ　’　ｉ／Ｃ按曖δ君
るコノ刀ノサは７８２図におけるコンデンサＣ′である
。）供フ恰電圧源の供給電位十ｖｓを供給する極・：は
１０００　／（Ｆのコンデンサを介して基準電位−ＶＳ
を供給する極と接続されている。このコンデンサには］
（＋Ｏｎ’Ｆの別のコンデンサが並列接続されている。 さらに、供給電圧源の供給電位十Ｖｓを供給する極は集
積増幅回路の対応する（詳しくは示されていない）供給
端子に接続されているのに対して、供給電１ｒ源の基準
電位−ｖＢを供給する極は集積増幅回路の２つの供給端
子に接続されている。さらに、負荷要素ＲＴ、の両信号
入力端子はそれぞれ１（１０ｎｌＦのコンデンサとそれ
ぞれ１Ωの抵抗とを介して、供給電圧源の基準電位−Ｖ
Ｓを供給する端子に接続されている。さらに、この端子
には第２図に関連して既に述べた１００μＦの静電容量
を有するフィルタコンデンサにの一端が接続されており
、このフィルタコンデンサの他端はビンｅを介してＩＣ
内部において電位Ｕｐを導く接続点に接続さ、ｊ−１で
いる。集積増幅回路内部には両演算増幅器Ｖ　ＴＪおよ
びＶＲに供給電圧を引き渡す回路部分１ｖが設けられて
いる。最も簡単な場合、この回路部分ｊ、　Ｖは両演算
増幅器につながっている内部導体である。ここで注目す
べきは、基準電位−ｖＢを導（ＩＣの２つのビンのうち
一方は両演算増幅器Ｖ　Ｔ、およびＶＲの非反転入力端
の給電だけに用いられ、したがってＩＣ内部では分圧器
ＩＩ（３，Ｒ４の抵抗Ｒ４に接続されるということ、お
よび両頁帰還分圧器Ｒ１，Ｒ２もしくはＲ１，’、Ｒ２
’に対して基準電位−Ｖｓが供給されるということであ
る。基準電位−Ｖｓを導く第２のビンは、例えば第：３
図による回路において必要な基準電位−ｖＢを供給する
。 第５図の装置は本発明による集積回路のステレオ増幅器
としての使用時における外部接続構成を示す。 この場合、処理すべき入力信号Ｕ１はコンデンサＣを介
して信号入力端子ａ′に加えられ、信号入力端子すは何
も入力されない。供給電圧源の供給電位十ｖＢを供給す
る端子は第４図の場合と同じ電源端子ピンに接続されて
いる。さらにこれは１００ｎＦのコンデンサを介してフ
ィルタコンデンサにの一端と、互いに等しい例えばスピ
ーカによって与えられる両負荷要素ＲＴＪの一端とに接
続されている。両負荷要素は、例えば約１．０００ｚｌ
の静電容量を有する各１つのコンデンサＣＬを介して、
両演算増幅器Ｖ　Ｔ、およびＶＲの出力端にそれぞれつ
ながっているＩＣの出力ピンＣもしくはｄに接続されて
いる。さらに、両負荷要素ＲＬはそれぞれ対応せるコ、
ンデンサＣＬともども、それぞれ１００　ｎ　Ｆのコン
デンサと１０の抵抗との直列回路によって橋絡されてい
る。さらに、１（１００μＰの静電容量を有する別のコ
ンデンサが設けられていて、これは既に述べたコンデン
サと共に供給電位十■ｓのための入力端子を両負荷要素
ＲＬの一方の信号端子に接続し、したがって最初に連単
４図もしくは第５図に示された本発明による増幅回路の
適用例の動作の詳細は既に述べたところから明らかであ
る。

【図面の簡単な説明】

第１図は従来の実施例を示す回路図、第２図は本発明に
よる半導体増幅回路の実施例を示す回路図、第３図は本
発明による半導体増幅回路において用いられる演算増幅
器の好適な実施例を示す回路図、第４図および第５図は
本発明による半導体増幅回路の互いに異なる適用例を示
す接続図である。 ＶＴ、、ＶＲ・・・演算増幅器、ＲＬ、ＲＬ’・・・負
荷要素、（Ｒ１，、Ｒ２）、（Ｒ１′、　　Ｒ２′）・
・・負帰遺分圧器、Ｒ６，Ｒ６’・・・負帰遭抵抗、Ｒ
５，Ｒ５’・・・供給抵抗、（Ｒ３，Ｒ４）・・・分圧
器、Ｒ８・・・中１旬抵抗、Ｒ７・・・入力抵抗、＋Ｖ
ｓ・・・供ｆ＠電位、　−ＶＳ・・・基準電位。 ＦＩＧＩ ＦＩＧ　３ ＦＩＧ　４ ＩＧ５

Claims (1)

1. 【特許請求の範囲】 １）第１および第２の演算増幅器を備えていて、両演算
   増幅器における負帰還接続が純抵抗性負帰還接続となっ
   ていて、その際各演算増幅器の出力端はそれぞれ２つの
   抵抗の直列接続からなる分圧器を介して基準電位（アー
   ス）に接続され、しかも各分圧器の分圧点と当該演算増
   幅器の反転入力端との接続が行なわれ、その際一方の演
   算増幅器の反転入力端と当該分圧器の分圧点との接続は
   別の抵抗によって行なわれていて、両演算増幅器の非反
   転入力端はそれぞれ１つの増幅回路信号入力端子に置か
   れていると共に、供給抵抗を介して供給電位からの作用
   を受けるようになっている半導体増幅回路において、両
   演算増幅器（ＶＬ。 ＶＲ）の非反転入力端（＋）の供給電位（十Ｖｓ）への
   接続は、この供給電位（＋Ｖｓ）　　−＋と基準電位（
   −Ｖｓ）との間にある共通の分圧器（Ｒ８，Ｒ４）を介
   して、これの分圧点が各演算増幅器（ＶＬ、ＶＲ）に付
   属し邑該演算増幅器の非反転入力端（＋）にそれぞれ接
   続されている２つの供給抵抗（Ｒ５，Ｆ１５’）と直列
   な共通な中間抵抗（Ｒ８）の介在のもとにこれらの供給
   抵抗（Ｒ５，Ｒ５’）に接続されることによって行なわ
   れていて、さらに両演算増幅器（ＶＬ、ＶＲ）ではそれ
   ぞれ該当せる演算増幅器の出力端を基準電位（−Ｖｓ　
   ）に接続している分圧器（Ｒ１，Ｒ２；　Ｒ１’。 Ｒ２′）の分圧点への反転入力端（−）の接続はそれぞ
   れ１つの抵抗（Ｒ６，Ｒ６’）によって行なわれていて
   、これらの抵抗は、該当せる演算増幅器（ＶＬ、ＶＲ）
   の非反転入力端に接続されている供給抵抗（Ｒ５，Ｒ５
   ’）の抵抗値と共通の中間抵抗（Ｒ８）の抵抗値の２倍
   との和に等しい抵抗値を有するように選定されているこ
   とを特徴とする半導体増幅回路。 ２）両演算増幅器（ＶＬ、ＶＲ）は構造上も特性定数−
   トも互いに等しく、かつこれらの負帰還抵抗（Ｒ１，Ｒ
   １’；Ｒ２，Ｒ２’；Ｒ６，Ｒｆｉ’）−および供給抵
   抗（Ｒ５，Ｒ５’）の選定も互いに等しくしであること
   を特徴とする特許請求の範囲第１項記載の半導体増幅回
   路。 ３）両演算増幅器のうちの一方（ｖ　Ｌ）の反転入力端
   （−）は抵抗（Ｒ７）を介して入力信号により制御可能
   であることを特徴とする特許請求の範囲第１項記載の半
   導体増幅回路。 ４）前記一方の演算増幅器（ＶＬ）の反転入力端（−）
   の制御に介在する抵抗（Ｒ７）は同じ反転入力端に接続
   されている負帰還抵抗（Ｒ６）と等しい抵抗値を有する
   ことを特徴とする特許請求の範囲第３項記載の半導体増
   幅回路。 ５）両演算増幅器（ＶＬ、ＶＲ）並びにこれらに作用す
   る抵抗群（Ｒ１，Ｒ１’；Ｒ２，Ｒ２’；Ｒ６，Ｒ６’
   ；　　Ｒ３，Ｒ４；　　Ｒ８；　　Ｒ５，Ｒ５’）がモ
   ノリシックにワンチップにまとめられていることを特徴
   とする特許請求の範囲第１項ないし第１項のいずれかに
   記載の半導体増幅回路。