JPS5978545A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路に係り、特にその多層配線構造
に関する。

〔発明の技術的背景〕

半導体集積回路、特に大規模集積回路（ＬＳＩ）のレイ
アウト設計においては、先ず基本的な論理機能を持つ回
路のまとま、！７（以下、Ｉ没能ブロックと言う）を多
ｆｌ類設計し、次にこれらの機能ブロックを並べて配置
し、さらに機能プロ。

り相互の配線を行なう手順をとるのが普通である。との
場合、従来のＬＳＩにおいて、縦方向の配線層と横方向
の配線層との２層配線構造を有する場合には、第１図（
、）に示すように（幾能ブロック１の一対の対向辺にプ
ロ、り接続端子２を並設すると共にブロック内部配線を
形成し、第１図（ｂ）に示すように上記ブロック接続端
子２を１方向（たとえば縦方向）の配線４と１茫続し、
この縦方向配線４をコンタクト部５にょ如横方向配線６
に接続している。なお、縦方向配線４の導体としてたと
えばポリシリコンを用いる場合には、同じくブロック接
続端子２およびプロヴク内部配線３もポリシリコンを用
い、横方向配線６としてたとえばアルミニウムを用いる
。

〔茸類技術の問題点〕

ところで、ＬＳＩにおける技術開発目標の１つとして性
能向上、特に動作速度の向上が挙げられる。動作速度を
決定する要因は、トランジスタなど受動素子自体の速度
と、配線容量などの負荷の大きさとがある。トランジス
タ自体の速度は、近年の微細加工技術により急速に進歩
しているが、配線容量に関してはさほど工夫が見られな
いのが現状である。とのため、最近のＬＳＩでは、受動
素子部分の面積と配線領域の面積とを比較すると、メモ
リ用ＬＳＩなどを１余〈と後者の部分が大きくなってい
る。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、配線領域
を縮少化でき、配線容量の縮少化および回路動作の高速
化を図り得る半導体集積回路を提供するものである。

〔発明の概要〕

すなわち、本発明の半導体集積回路は、縦方向配６１１
および横方向配線の少なくとも一方について、少なくと
も一部の領域においてはさらに２層構造として当該領域
の配線を１本づつ交互に上記２層中の上、下層に振り分
けて設けることを特徴とするものである。

したがって、上記のように配線が交互に桐υ分けられた
上、下の配線層の各導体に合わせて、機能ブロックにお
ける導体とか半導体チップ周辺部の・やラドの導体を選
択しておくことにより、機能ブロックや・９ツドに対し
て前記上、下の配線層を用いて配線可能となり、全体と
して配線密度を高めることが可能になる。この場合、全
配線を交互に上、下層に振り分け、各層の配線密度を従
来と等しくした」静合には、上、下２層全体の配線密度
は従来の１層の配線密度に比べて２倍になる。換言すれ
ば、配線領域の縮少化が可能となシ、これに伴って配線
層１：の縮少化および回路動作の高速化が可能になる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

；：［２図（ａ）はＬＳＩにおける機能ブロック２０列
と各配線層とのレイアウトを示す本のであり、縦方向の
配線は２層（第１層の縦方向配Ｔ陣２Ｉおよびｍ　２　
Ｉ＃の縦方向配線２２）からなり、横方向配線２３は１
層であり、全体で３層配線４４ｆｆ潰とな−っている。

一方、機能ブロック２０においてｔｊ、、ｉ’Ａ２図（
ｂ）に示すように横方向の一対の対向辺上にプロ、り接
続端子ＡＩ＋Ａ２が並べられると共にブロック内部配線
ａｌ＋８２等が施されている。この場合、ブロック接続
端子Ａｌ　、Ａ２列における奇数番目の端子ＡＩ′＃？
よびこの端子Ａ、に連続して形成されているブロック内
部配線ａ１は、前記第１層の縦方向配線２Ｉと同じく第
１の導体（たとえばポリシリコン）により形成されてい
て、上記第１層の紋方向配＆＋２１の形成時に支障なく
ブロック接続端子Ａ１に接続されるようになっ−Ｃいる
。同様に、ブロック接続端子ＡＩ＋Ａｚ列における偶数
番目の端子Ａ２およびこの端子Ａ、に連続して形成され
ている。ブロック内部配線ａｚは、前記第２層の縦方向
配線２２と同じく第２の導体（たとえば第１のアルミニ
ウム）により形成されていて、上記第２層の縦方向配線
２２の形成時に支障なくブロック接続端子Ａ２に接続さ
れるようになっている。さらに、横方向配線２３はたと
えば第２のアルミニウムにより形成されるものであ、す
、コンタクト部２４により第１１峙の縦方向配線２１あ
るいは第２層の縦方向配線２２に接続されている。この
ようにして、機能ブロック２０は、相互に接続され、あ
るいは・やッＰ（図示せず）に接続される。なお、電源
供給線、接地電位線などの共通線は機能ブロック２０内
部に設けられ、複数個の機能ブロック２０を横方向に並
べることによシ対応する共通線同志が接続されるように
機能ブロック２０のマスクツ９ターンが設計されている
。また、ブロック接続端子Ａ１ｐＡ雪としては、第２図
（ｂ）に示すように一対の対向辺間で対向し合うと共に
電気的に接続されたものと、一対の対向辺間で対向し合
わないものがあるが、これは機能ブロック２Ｑの内部の
マスクパターン設計の都合によって決まる。一般的には
、上述したように電気的に＃続されると共に一対の対向
辺間で対向し合うようにブロック接続端子Ａ、、Ａ２を
設けておく方が、縦方向配線に都合の良い一辺側の端子
を選択できるので、チップ面積の縮少化上有利であるの
で、マスク・千ターン設計では一対の対向辺上にできる
だけ多くのブロック接続端子ＡＩ＋Ａ１を設ける。また
、一般にＬＳＩの配線パターン設計においては、縦方向
配線は一定間隔の縦方向格子・リーン（仮想パターン）
に沿って配置され、同様に横方向配線も一定間隔の横方
向格子・ンターン（仮想パターン）に沿って配置される
。したがって、この場合には縦方向格子・母ターンの奇
数番目格子上に沿って配線される奇数格子配線を前記第
１層の縦方向配線２１とし、偶数番目格子上に沿って配
線される偶数格子配線を前記第２層の縦方向配線２２と
すればよい。

上述したようなＬＳＩによれば、縦方向配線を１本づつ
交互に異なる２序体で形成して第１、第２層に振シ分け
、機能ブロック２０における横並びの接続端子Ａ１＋Ａ
ｚおよび内部配線ａｌ＋８２のうち前記第１層の縦方向
配線２１に接続されるものには、この配線２１と同じ導
体によシ形成し、前記第２層の縦方向配線２２に接続さ
れるものは、この配線２２と同じ導体により形成してお
くことによって、機能ブロック２０に対して上、下２層
による縦方向配線２Ｉ。

２２が可能になる。ブロック接続端子Ｎ１　。

Ａ！の横方向ピッチは、機能ブロック内部における縦方
向配線導体の製造時の加工精度上のピッチで定まるが、
異なる縦方向配線導体が交互が繰υ返されるので従来に
比べて実質的に１／２にすることができる。これに伴っ
て、上、下各層における配線密度を従来と等しくした場
合には、２層全体としての配線密度は従来と比べて２倍
になる。したがって、横方向配線距離が１／２になシ、
配線領域が縮まシ、配線容量が縮まり、回路動作が速く
なる。

なお、上記実施例は、縦方向配線の全領域について上、
下２層に振り分けたが、一部の領域についてのみ上、下
２層に振り分けるようにしてもよい。

また、上記実施例は、縦方向配線と機能ブロックとの配
線について説明したが、同様に縦方向配線とチッグ周辺
部における横並びのパッドとの配線についても、４ラド
導体を第１１Ａ１第２層の縦方向配線の各導体に合わ」
上て受環に異ならせ、・ぐツＰ間隔を縮めるようにする
ととにより高密度配線が可能である。

まだ、上記実施例は、縦方向配線のみ上、下２層に振り
分けたが、さらに横方向配線についても縦方向配線層と
は異なる上、下２１＠に４Ｈリ分けるようにすれば、横
方向配線密度を高めることができ、縦方向配線距離を縮
めることができるので、配線領域の面積が理想的には従
来の１／４になる。即ち、第３図（ａ）において、３０
は機能ブロック、３１は第１層の縦方向配線、３２は第
２層の縦方向配線、３３は第３層の横方向配線、３４は
ｆＸ４層の横方向配線、３５はコンタクト部である。上
記第１層〜第４層の配線畳体は、各対応して（Ｎ±拡散
層、？リシリコン、第１のアルミニウム、＠２のアルミ
ニウム）とか（ポリシリコン、第１のアルミニウム、第
２のアルミニウム、４１３のアルミニウム）などが選択
されている。上記機能ブロック３０は、たとえば第３図
（ｂ）に示すように構成されている。

即ち、横並びのブロック接続端子ＡＩ＋Ａ２のうち第１
層の縦方向配線３１に接続される端子Ａｌおよびこれに
連続して形成されたブロック内部配線ａ１は上記第１層
の縦方向配線３ノと同じく第１の導体よりなり、第２層
の縦方向配線３２に接続される端子Ａ２およびこれに、
東続して形成されたブロック内部量＃ａ　２は上記第２
層の縦方向配線３２と同じく第２の導体よりなる。また
、縦並びのブロック接続端子Ａ３１Ａ４のうち第３層の
横方向配線３３に接続される端子Ａ３およびこれに連続
して形成されたブロック内部配線ｓ３は上記第３）−の
横方向配線３３と同じく第３の導体よりなり、第４層の
横方向配線３４に接続される端子Ａ４およびこれに連続
して形成されたブロック内部配線ａ４は上記第４層の横
方向配線３４と同じく第４の導体よ、りなる、 〔発明の幼果〕 上述したように本発明の半導体集積回路によれば、配線
領域を縮少化でき、配線容量の縮少化および回路動作の
高速化を実現できる。

【図面の簡単な説明】

第１図（ａ）はＬＳＩにおける従来の機能ブロックの一
例を示すｉＩ４Ｉ４間図、第１図（ｂ）は同図（、）の
機能ブロックを有する従来のＬＳＩにおける配線レイア
ウトを示す図、第２図（ａ）は本発明に係る半導体集積
回路の一実施例における配線レイアウトを示す図、第２
図（ｂ）は同図（、）の機能ブロックを取シ出してその
一例を示す構成説明図、第３図（ａ）は本発明の他の実
施例における配線レイアウトを示す図、第３図（ｂ）は
同図（ａ）の機能ブロックを取り出してその一例を示す
構成説明図である。 ２０・・・機能ブロック、２１　、　、？　１・・・第
１層の縦方向配線、２２　、３２・・・第２層の縦方向
配線、２３・・・横方向配線、２４．３５・・・コンタ
クト部、３３・・・’、４’ｙ　３層の横方向配線、３
４・・・第４層の横方向配線、ＡＩ　　＋　Ａ２　、　
Ａ８　　、　Ａ　４・・・ブロック接続端子、ａｌ　　
＋８２　　＋８３　　＋８４・・・ブロック内部配線。 出願人代理人　　弁理士　鈴　江　武　彦第１図

Claims (1)

1. 【特許請求の範囲】 （１）第１方向の配線が形成される配線領域のうち少な
   くとも一部の領域では上記第１方向の配線が第１配線層
   および第２配線層に交互に振り分けられて形成され、さ
   らに上記第１方向に直交する第２方向の配線が上記第１
   配線層および第２配線層とは異なる配線層に形成されて
   なることを特徴とする半導体集積回路。 （２）前記第２方向の配線が形成される領域のうち少な
   くとも一部の領域では上記第２方向の配線が第３配線層
   および第４配線層に交互に振多分けられて形成されるこ
   とを特徴とする特許（３）　　前記第１配線層の配線と
   同じ第１導体よりなりこの配線に接続されるブロック接
   続端子および前記第２配線層の配線と同じ第２導体より
   なりこの配線に接続されるブロック接続端子が前記第２
   方向に沿う少なくとも一辺上に交互に配置された機能プ
   ロ，りを有することを特徴とする前口己特許請求の範囲
   第１項記載の半導体集積回路。 （４）　　前記第１配線層の配線と同じ第１４体よりな
   シこの配線に接続されるブロック接続端子および前記第
   ２配線ノーの配線と同じ第２導体よりなシこの配線に接
   続されるブロック接続端子が前記１２方向に沿う少なく
   とも一辺上に交互に配置され、前記第３配線層の配線と
   同じ第３導体よりなりこの配線に接続されるブロック接
   続端子および前記第４配線層の配線と同じ第４導体より
   なりこの配線に接続されるブロック接続端子が前記第１
   方向に沿う少なくとも一辺上に交互に配置された機能ブ
   ロックを有することを％徴どする前記特許請求の範囲第
   ２項記載の半導体集積回路。