JPS5979357A - 演算制御方式 - Google Patents
演算制御方式Info
- Publication number
- JPS5979357A JPS5979357A JP57188976A JP18897682A JPS5979357A JP S5979357 A JPS5979357 A JP S5979357A JP 57188976 A JP57188976 A JP 57188976A JP 18897682 A JP18897682 A JP 18897682A JP S5979357 A JPS5979357 A JP S5979357A
- Authority
- JP
- Japan
- Prior art keywords
- register
- output
- destination
- gate
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の１支術分野〕
木ケζ明はソースサイクルとデスティネーション丈イク
ルが並列Ｈｕ１作する計算機における演算’１ｔｉｌＪ
ｒ月１方式に関する。
ルが並列Ｈｕ１作する計算機における演算’１ｔｉｌＪ
ｒ月１方式に関する。
ソースサイクルとデステイネーションーリーイクルが並
列動作する計算機に於て同一サイクルでソース指定とデ
スティネーション指定が同一レジスタに対して行なわれ
たとき、ソース側の／２スヘ出力されるデータはまだそ
のレジスタにはロード（書込み）されておらずデスティ
ネーション側の／２ス上に存在する。そこで従来はデス
テイネーションイ則／２スからそのレジスタにロードし
て、８亥レジスタからデ゛−夕を読出りからソース側し
ぐスヘ出力していた。従ってソース側への出力か１サイ
クル遅れることになり、ノミイブラインの流れが乱れ処
理が遅くなる欠点があった。
列動作する計算機に於て同一サイクルでソース指定とデ
スティネーション指定が同一レジスタに対して行なわれ
たとき、ソース側の／２スヘ出力されるデータはまだそ
のレジスタにはロード（書込み）されておらずデスティ
ネーション側の／２ス上に存在する。そこで従来はデス
テイネーションイ則／２スからそのレジスタにロードし
て、８亥レジスタからデ゛−夕を読出りからソース側し
ぐスヘ出力していた。従ってソース側への出力か１サイ
クル遅れることになり、ノミイブラインの流れが乱れ処
理が遅くなる欠点があった。
本発明は前記欠点を除去し、マイクロプログラム、ユー
ザ命令にかかわらず／ξイブラインの流ｔしを乱すこと
なくスムーズに重速処理が実行できる演算制御方式を提
供することを目的とする０〔発明の概要〕 本発明はマイクロプログラム又はコーーザ命令によりデ
スティネーション指定とソース指定が同一レジスタに対
して同時に生じたとき、未だデスティネーション（ｆｉ
１１バス上にあって指定されたレジスタに読取られてい
ない、データの状態を検出する手段と、その検出結果に
より前６己デステイネーシヨン側ハス上にあるデータを
ソース側）くス上ヘノクイパスする手段と、そのパイ／
モス時には上記レジスタからソース側バスへの出力を禁
止する手段とを設けて、必Ｈなデータが必要なタイミン
グにノ２ス上にあるようにし、データの不在によるクロ
ックを延ばすことなく処理が続けられて高速処理ができ
るようにしたものである０ 〔発明の実施例〕 第１図は本発明の一実施例を示すブロック図である。同
図において、（１）はマイクロプログラムが格納されて
いるｎ、 ＯＳ （Ｒｅａｄ ０ｎｌｙ ５ｔｏｒａＦ
ｌｅ ）、（２）はＩＬ ＯＳ （１）より出力された
マイクロ命令がロードされるマイクロ命令レジスタ、（
３）はマイクロ命令のデコードな行い、各々のゲートを
制御するデコーダである。（５［１）はマイクロ命令レ
ジスタ（２）にロードされるマイクロ命令の演算結果の
データカ（出）ｊされるバス（５００）のデータを取込
むレジスタを指定するデスティネーション指定フィール
ド、（ｌｉｄ）はマイクロ命令レジスタ（２）にロード
されるマイクロ命令の演獅、のだめのデータが出力され
る。＜ス（６ｏＯ）へデータを出力するレジスタを指定
する第１ソースＪ旨定フイールド、（ｔｏはマイクロ命
令レジスタ（２）にロードされるマイクロ命令のノ４ス
（７００）への第２ソース指定フイールドである０（４
）はノξイゾライン処理のだめデスティネーション指定
フィールド６ｔｊｌを１サイクル遅れて保持するレジス
タ、（ｂ）＋ （７）は１サイクル前のデスティネーシ
ョン指定フィールド咀と、このサイクルのソース指定フ
ィールド（６０） 、 （１０）の内容（レジスタ番号
）を比較し、−抹しているときのみ出力をアクティブ（
■１”）にする比較器であるｒ、 （８＋はレジスタ（
４）の出力をデコードし、デ゛ステイネ−ジョンレジス
タがマイクロ命令（２１による直接指定のとき信号′″
Ｈ″を、レジスタＵ（））あるいは（、！（１）による
間接指定のとき（＝ ＋５１ｔ Ｌ ’を出力するデコ
ーダである。（１０） 、 Ｃ１ｌはユーザ命令の第１
オペランドあるいは第２オペランドを保持し、レジスタ
群（１００） 、 （２００）全間接指定するレジスタ
、−、（この例では簡略化のためレジスタ（１０）はバ
ス（６００）への出力レジスタｕＯ）はバス（７００）
への出力レジスタのみが指定できるようにした。）０η
、シＤは谷々レジスタａＯ）。
ザ命令にかかわらず／ξイブラインの流ｔしを乱すこと
なくスムーズに重速処理が実行できる演算制御方式を提
供することを目的とする０〔発明の概要〕 本発明はマイクロプログラム又はコーーザ命令によりデ
スティネーション指定とソース指定が同一レジスタに対
して同時に生じたとき、未だデスティネーション（ｆｉ
１１バス上にあって指定されたレジスタに読取られてい
ない、データの状態を検出する手段と、その検出結果に
より前６己デステイネーシヨン側ハス上にあるデータを
ソース側）くス上ヘノクイパスする手段と、そのパイ／
モス時には上記レジスタからソース側バスへの出力を禁
止する手段とを設けて、必Ｈなデータが必要なタイミン
グにノ２ス上にあるようにし、データの不在によるクロ
ックを延ばすことなく処理が続けられて高速処理ができ
るようにしたものである０ 〔発明の実施例〕 第１図は本発明の一実施例を示すブロック図である。同
図において、（１）はマイクロプログラムが格納されて
いるｎ、 ＯＳ （Ｒｅａｄ ０ｎｌｙ ５ｔｏｒａＦ
ｌｅ ）、（２）はＩＬ ＯＳ （１）より出力された
マイクロ命令がロードされるマイクロ命令レジスタ、（
３）はマイクロ命令のデコードな行い、各々のゲートを
制御するデコーダである。（５［１）はマイクロ命令レ
ジスタ（２）にロードされるマイクロ命令の演算結果の
データカ（出）ｊされるバス（５００）のデータを取込
むレジスタを指定するデスティネーション指定フィール
ド、（ｌｉｄ）はマイクロ命令レジスタ（２）にロード
されるマイクロ命令の演獅、のだめのデータが出力され
る。＜ス（６ｏＯ）へデータを出力するレジスタを指定
する第１ソースＪ旨定フイールド、（ｔｏはマイクロ命
令レジスタ（２）にロードされるマイクロ命令のノ４ス
（７００）への第２ソース指定フイールドである０（４
）はノξイゾライン処理のだめデスティネーション指定
フィールド６ｔｊｌを１サイクル遅れて保持するレジス
タ、（ｂ）＋ （７）は１サイクル前のデスティネーシ
ョン指定フィールド咀と、このサイクルのソース指定フ
ィールド（６０） 、 （１０）の内容（レジスタ番号
）を比較し、−抹しているときのみ出力をアクティブ（
■１”）にする比較器であるｒ、 （８＋はレジスタ（
４）の出力をデコードし、デ゛ステイネ−ジョンレジス
タがマイクロ命令（２１による直接指定のとき信号′″
Ｈ″を、レジスタＵ（））あるいは（、！（１）による
間接指定のとき（＝ ＋５１ｔ Ｌ ’を出力するデコ
ーダである。（１０） 、 Ｃ１ｌはユーザ命令の第１
オペランドあるいは第２オペランドを保持し、レジスタ
群（１００） 、 （２００）全間接指定するレジスタ
、−、（この例では簡略化のためレジスタ（１０）はバ
ス（６００）への出力レジスタｕＯ）はバス（７００）
への出力レジスタのみが指定できるようにした。）０η
、シＤは谷々レジスタａＯ）。
（氾の内容と、デスティネーションレジスタの前号を保
持しデステイネー・ジョン時に出力するレジスタ（３υ
の内容と比較をとる比較器である。ｕ２１．（６）は、
ソース指定がマイクロ命令によるｌｋ接接定定時、レジ
スタ０す、００）による間接指定時とで入力を！、＋１
挨えるマルチプレクサである。（１）はデスティネーシ
ョン指定が間接指定時と直接指定時とで切換わるマルチ
プレクサである。（１Ｏｔυ、 （２００）はセイラル
レジスタ群やワーキングレジスタ群で、晶連化をはかる
ために、バス（６００）専用にレジスタ（ＩＯｏ）を、
バス（７（１０）専用にレジスタ（２００）を設け、ラ
イト時はインデックスレジスタ６１）の出力によりレジ
スタ群（１００）。
持しデステイネー・ジョン時に出力するレジスタ（３υ
の内容と比較をとる比較器である。ｕ２１．（６）は、
ソース指定がマイクロ命令によるｌｋ接接定定時、レジ
スタ０す、００）による間接指定時とで入力を！、＋１
挨えるマルチプレクサである。（１）はデスティネーシ
ョン指定が間接指定時と直接指定時とで切換わるマルチ
プレクサである。（１Ｏｔυ、 （２００）はセイラル
レジスタ群やワーキングレジスタ群で、晶連化をはかる
ために、バス（６００）専用にレジスタ（ＩＯｏ）を、
バス（７（１０）専用にレジスタ（２００）を設け、ラ
イト時はインデックスレジスタ６１）の出力によりレジ
スタ群（１００）。
（２００）とも同時にライトする。（３００） 、 （
４０のはバス（５００）よりバス（６００） 、 （’
７００）へバイパスを許可するゲ゛−ト、（＋３） 、
ｃ／：ｓはオアゲート、θ４） 、 （Ａはナントゲ
ートであるＣ） 次に第１図の動作を説明する。デスケづ不−ション指定
とソース指定が同一レジスタについて発生ずるというこ
とは任意のサイクルでの演算結果を次のサイクルで使用
するというときに起こる。
４０のはバス（５００）よりバス（６００） 、 （’
７００）へバイパスを許可するゲ゛−ト、（＋３） 、
ｃ／：ｓはオアゲート、θ４） 、 （Ａはナントゲ
ートであるＣ） 次に第１図の動作を説明する。デスケづ不−ション指定
とソース指定が同一レジスタについて発生ずるというこ
とは任意のサイクルでの演算結果を次のサイクルで使用
するというときに起こる。
・１７１常ソース仰１バス（６０の又は（７００）への
出力はマルチプレクサ（１２１又は（２）で選択された
アドレスｍ号でレジスタ群（ＪＯ（υ、 （２００）へ
アクセスして読出し出力する０ 今、マイクロ命令で直接指定されるレジスタに一′つい
で、１ザイクル前でデスティネーション指定され、現サ
イクルでバス（６０のへのソース指定され；’ｎ ”ｈ
合について考える。まずＴｒｎ、サイクルにおいで、
デスティネーション指定フィールド（５０）にそのレジ
スタを指定するレジスタ番号を持つマイクロ命令が几０
８（１）より読出される。この出力はマルチプレクサ（
１）で選ばれ出力レジスタ０１）に供給される。次にＴ
ｎサイクルで遅延レジスタ（４）と出力レジスタ０１）
にデスティネーション指定フィールド６（υの内容がロ
ードされる。この−リーイクルのときソース指定される
レジスタ群（，１００）からのソースデータはバス（６
００）への出力が指定されている。ソース指定フィール
ド（６０）へは遅延レジスタ（４）の内容と同じレジス
タ番号を持つマイクロ命令がＲ，ＯＳ ＜１１から読出
されている。そこでＴ１１−１サイクルの演算結果は、
未だレジスタ群（１００）の指定レジスタには格納され
ていないので、ソース指定されたデータをバス（５００
）から（６００）へバイパスさせてその要求を満たす。
出力はマルチプレクサ（１２１又は（２）で選択された
アドレスｍ号でレジスタ群（ＪＯ（υ、 （２００）へ
アクセスして読出し出力する０ 今、マイクロ命令で直接指定されるレジスタに一′つい
で、１ザイクル前でデスティネーション指定され、現サ
イクルでバス（６０のへのソース指定され；’ｎ ”ｈ
合について考える。まずＴｒｎ、サイクルにおいで、
デスティネーション指定フィールド（５０）にそのレジ
スタを指定するレジスタ番号を持つマイクロ命令が几０
８（１）より読出される。この出力はマルチプレクサ（
１）で選ばれ出力レジスタ０１）に供給される。次にＴ
ｎサイクルで遅延レジスタ（４）と出力レジスタ０１）
にデスティネーション指定フィールド６（υの内容がロ
ードされる。この−リーイクルのときソース指定される
レジスタ群（，１００）からのソースデータはバス（６
００）への出力が指定されている。ソース指定フィール
ド（６０）へは遅延レジスタ（４）の内容と同じレジス
タ番号を持つマイクロ命令がＲ，ＯＳ ＜１１から読出
されている。そこでＴ１１−１サイクルの演算結果は、
未だレジスタ群（１００）の指定レジスタには格納され
ていないので、ソース指定されたデータをバス（５００
）から（６００）へバイパスさせてその要求を満たす。
その制御動作は次の通りである○遅延レジスタ（４）と
ソース指定フィールド（６０）が比軟器（６）へ入力さ
れ、内容が一致しているので１１′がナンドゲ−１−Ｕ
、υへ入力される。一方レジスタ（４）の内容がデコー
ドされ、直接指定のマイクロコードであるのでデコーダ
（８）の出力は′１′であり、オアケ゛−ト０謙を介し
てノーンドゲート（１４）へ入力される。ナントゲート
０４）は人力が両方とも１“のため′０′アクティブと
なり、バス（！１（１０）から（６（，１０，）へのバ
イパスゲート（３００）を開く。
ソース指定フィールド（６０）が比軟器（６）へ入力さ
れ、内容が一致しているので１１′がナンドゲ−１−Ｕ
、υへ入力される。一方レジスタ（４）の内容がデコー
ドされ、直接指定のマイクロコードであるのでデコーダ
（８）の出力は′１′であり、オアケ゛−ト０謙を介し
てノーンドゲート（１４）へ入力される。ナントゲート
０４）は人力が両方とも１“のため′０′アクティブと
なり、バス（！１（１０）から（６（，１０，）へのバ
イパスゲート（３００）を開く。
バス（５０１υ（１）データはゲート（３（１０）でド
ライブされバス（（ｉｏｏ）へ出力されると同時に、Ｔ
ｎサイクル内でレジスタ群（１００）のレジスタＧυで
指定される番地のレジスタにデータの書込みも行なわれ
る。このときレジスタ群（１０（υからの出力禁止が必
要なだめナンドゲー）（１４）の出力はデコーダ（３，
１へも入力されでその出力によりレジスタ群（１０のの
出力ゲート（図示せず）の禁止が行われる。
ライブされバス（（ｉｏｏ）へ出力されると同時に、Ｔ
ｎサイクル内でレジスタ群（１００）のレジスタＧυで
指定される番地のレジスタにデータの書込みも行なわれ
る。このときレジスタ群（１０（υからの出力禁止が必
要なだめナンドゲー）（１４）の出力はデコーダ（３，
１へも入力されでその出力によりレジスタ群（１０のの
出力ゲート（図示せず）の禁止が行われる。
次に間接指定の」局舎は、’ｒｎ ｌサイクルでデステ
ィネーション指定が１／ジスタａ（２）で指定されるレ
ジスタ市号へのデスティネーションであるとさ、レジス
タ００）の内Ｓ ｉｄ、マルチプレクサ図で選はれ出力
レジスタ６υの入力となる。Ｔｎサイクルではレジスタ
００）の内容は出力レジスタ０］）ヘロードされると同
時に遅延レジスタ（４）へもロードされる。また新しい
データがレジスタ（１１ヘロードされる。このサイクル
でソース指定フィールドＩＩはレジスタ（１０）で指定
されるレジスタ番号のレジスタからの出力を要求してい
るが、そのレジスタがＴｎ−１サイクルでデスティネー
ション指定されたレジスタであれは高速動作のためには
バイパスが必要に寿る。このときｌ１Ｉｎ−１サイクル
でデスティネーション指定し／こレジスタ番号、すなわ
ち出力レジスタＣ（１）の内容とＴｎサイクルでソース
指定されたレジスタ番号、すなわちレジスタ００）の内
容は等しいので比較器旧）の出力は１１′となるこの出
力はオアゲートα３）を経由してナンドケ゛−）（１４
１へ入力される。比較器（（］）においても遅延レジス
タ（４）の内容がレジスタ（１０）を指すマイクロコー
ドであり、ソース指定フィールド呻の内容もレジスタ（
１０）を指すマイクロコードであるので比較器（６）の
出力は１１′とな９、ナンドゲー）（１４１の出力がｔ
Ｑ１１アクティブとなシゲ゛−ト（３００）を開く。
ィネーション指定が１／ジスタａ（２）で指定されるレ
ジスタ市号へのデスティネーションであるとさ、レジス
タ００）の内Ｓ ｉｄ、マルチプレクサ図で選はれ出力
レジスタ６υの入力となる。Ｔｎサイクルではレジスタ
００）の内容は出力レジスタ０］）ヘロードされると同
時に遅延レジスタ（４）へもロードされる。また新しい
データがレジスタ（１１ヘロードされる。このサイクル
でソース指定フィールドＩＩはレジスタ（１０）で指定
されるレジスタ番号のレジスタからの出力を要求してい
るが、そのレジスタがＴｎ−１サイクルでデスティネー
ション指定されたレジスタであれは高速動作のためには
バイパスが必要に寿る。このときｌ１Ｉｎ−１サイクル
でデスティネーション指定し／こレジスタ番号、すなわ
ち出力レジスタＣ（１）の内容とＴｎサイクルでソース
指定されたレジスタ番号、すなわちレジスタ００）の内
容は等しいので比較器旧）の出力は１１′となるこの出
力はオアゲートα３）を経由してナンドケ゛−）（１４
１へ入力される。比較器（（］）においても遅延レジス
タ（４）の内容がレジスタ（１０）を指すマイクロコー
ドであり、ソース指定フィールド呻の内容もレジスタ（
１０）を指すマイクロコードであるので比較器（６）の
出力は１１′とな９、ナンドゲー）（１４１の出力がｔ
Ｑ１１アクティブとなシゲ゛−ト（３００）を開く。
このときレジスタ（１００）からの出力１ｌ−ｉ禁止は
れる必要があるので、ゲ゛−）（１４）の出力はデコー
ダ（３）へ人力されその制御によシ禁止信号が出力され
る。同様のことがバス（７０のへの出力についても説明
される０ 〔発明のダｈ果ｊ 本発明は以上のようになるものであって、データネ任の
ためクロックをのばすことなく処理が続けられ、高速な
処理ができる効果がある。
れる必要があるので、ゲ゛−）（１４）の出力はデコー
ダ（３）へ人力されその制御によシ禁止信号が出力され
る。同様のことがバス（７０のへの出力についても説明
される０ 〔発明のダｈ果ｊ 本発明は以上のようになるものであって、データネ任の
ためクロックをのばすことなく処理が続けられ、高速な
処理ができる効果がある。
４ 図１／ＩＩ ノｍｊ 単ｆｌ Ｏ’ｉｔ 明プ４１
１図は本発明の一実施例を示すブロック図である。
１図は本発明の一実施例を示すブロック図である。
Ｉ；１七Ｏ８，２：ロートゝレジスタ、３；デコーダ、
４；遅延レジスタ、６．７；比較器、
８；デコーダ、１０．２０ ；ユーザ命令レジスタＪ
ｌ、２１ ；間接側比較器、＋２．２２．：Ｅ ；
マルチプレクサ、３１ ； インデックスレンスタ、
１３、＋４ ；オアゲート、 ２３，２４ ；ナント
ゲート、５０； デスティネーション指定フィールド、
６０．７０ ；ソーヌ指定フィールド、１００．
２００ ； レジスタ計、：ＳＯＯ、４０ｆ）
；バイパスゲート、５００ ；デスティネーション側
バス、６００ 、７００ ：ソース１則バス。
４；遅延レジスタ、６．７；比較器、
８；デコーダ、１０．２０ ；ユーザ命令レジスタＪ
ｌ、２１ ；間接側比較器、＋２．２２．：Ｅ ；
マルチプレクサ、３１ ； インデックスレンスタ、
１３、＋４ ；オアゲート、 ２３，２４ ；ナント
ゲート、５０； デスティネーション指定フィールド、
６０．７０ ；ソーヌ指定フィールド、１００．
２００ ； レジスタ計、：ＳＯＯ、４０ｆ）
；バイパスゲート、５００ ；デスティネーション側
バス、６００ 、７００ ：ソース１則バス。
代理人 弁理士 井 上−男
Claims (1)
- ソースサイクルとデスティネーションサイクルが一１１
９列動作をする計算機に於て、演算結果のデータが出力
されるバス上のデータを取込むレジスタを指定するデス
ティネーション指定フィールドと演算のためのデータが
出力される谷バスへの出方を指定する２つのソース指定
フィールドとを持つマイクロ命令がロードされるマイク
ロ命令レジスタと、このマイクロ命令レジスタにロード
されたマイクロ命令をデコードするデコーダと、前記デ
スティネーション指定フィールドのデータを１サイクル
遅延させて保持する遅延レジスタと、前記デスティネー
ション指定フィールドによりデスティネーション側パス
からのデータを書込み、前記ソース指定フィールドにょ
シソース側パスへデータを読出すレジスタ群と、前記デ
スティネーション側パスからデータを前記ソース側各バ
スへバイパスするバイパスゲートと、前記谷ソース指定
フィールドのデータ出力と前記遅延レジスタ出力とを比
較し一致時に出力をアクティブにする比較器と、前記遅
延レジスタ出力をデコードし前記デスティネーション指
定フィールドがマイクロ命令による直接指定であるとき
にアクティブとなる出力と前記比較器出力との各ゲート
出力により制御される前記バイパスゲートと、前記マイ
クロ命令をデコードするデコーダと、ユーザ命令の第１
オＲランドあるいは第２オズランドを保持しレジスタ群
を間接指定するユーザ命令の一部を保持するレジスタと
、これらレジスタとデスティネーションレジスタとの比
較をとシ一致時に谷レジスタ群を同時にライトし旦つそ
の出力を禁止すると共に前記バイパスゲートを開く出力
を出す間接側比較器と、デスティネーション指定が間接
指定と直接指定とで切換わるマルチプレクサと、ソース
指定がマイクロ命令による直接指定時とユーザ命令によ
る間接指定時とに応じてレジスタ群への入力を切換える
マルチプレクサとを具備することを特徴とする演算制ｆ
ｒ１１方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188976A JPS5979357A (ja) | 1982-10-29 | 1982-10-29 | 演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188976A JPS5979357A (ja) | 1982-10-29 | 1982-10-29 | 演算制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979357A true JPS5979357A (ja) | 1984-05-08 |
Family
ID=16233214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188976A Pending JPS5979357A (ja) | 1982-10-29 | 1982-10-29 | 演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979357A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056836A (ja) * | 1973-09-17 | 1975-05-17 | ||
| JPS5136042A (ja) * | 1974-09-24 | 1976-03-26 | Hitachi Ltd | |
| JPS5295940A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Computer processing control |
| JPS5569856A (en) * | 1978-11-22 | 1980-05-26 | Toshiba Corp | Overlap system |
| JPS57130150A (en) * | 1981-02-03 | 1982-08-12 | Nec Corp | Register control system |
-
1982
- 1982-10-29 JP JP57188976A patent/JPS5979357A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056836A (ja) * | 1973-09-17 | 1975-05-17 | ||
| JPS5136042A (ja) * | 1974-09-24 | 1976-03-26 | Hitachi Ltd | |
| JPS5295940A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Computer processing control |
| JPS5569856A (en) * | 1978-11-22 | 1980-05-26 | Toshiba Corp | Overlap system |
| JPS57130150A (en) * | 1981-02-03 | 1982-08-12 | Nec Corp | Register control system |
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